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參數(shù)資料
| 型號： | MC68HC05F32CFU |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 1.789 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | QFP-80 |
| 文件頁數(shù)： | 18/198頁 |
| 文件大?。?/td> | 2335K |
| 代理商： | MC68HC05F32CFU |
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MOTOROLA
11-6
MC68HC05F32
SERIAL COMMUNICATIONS INTERFACE
11
11.7.1
Idle line wake-up
In idle line wake-up mode, a dormant receiver wakes up as soon as the RDI line becomes idle. Idle
is dened as a continuous logic high level on the RDI line for ten (or eleven) full bit times. Systems
using this type of wake-up must provide at least one character time of idle between messages to
wake up sleeping receivers, but must not allow any idle time between characters within a message.
11.7.2
Address mark wake-up
In address mark wake-up, the most signicant bit (MSB) in a character is used to indicate whether
it is an address (1) or data (0) character. Sleeping receivers will wake up whenever an address
character is received. Systems using this method for wake-up would set the MSB of the rst
character of each message and leave it clear for all other characters in the message. Idle periods
may be present within messages and no idle time is required between messages for this wake-up
method.
11.8
Receive data in (RDI)
Receive data is the serial data that is applied through the input line and the SCI to the internal bus.
The receiver circuitry clocks the input at a rate equal to 16 times the baud rate. This time is referred
to as the RT rate in Figure 11-5.
The receiver clock generator is controlled by the baud rate register, as shown in Figure 11-1;
however, the SCI is synchronized by the start bit, independent of the transmitter.
Once a valid start bit is detected, the start bit, each data bit and the stop bit are sampled three
times at RT intervals 8 RT, 9 RT and 10 RT (1 RT is the position where the bit is expected to start),
as shown in Figure 11-4. The value of the bit is determined by voting logic which takes the value
of the majority of the samples. A noise ag is set when all three samples on a valid start bit or data
bit or the stop bit do not agree
.
Figure 11-4 SCI sampling technique used on all bits
<
Samples
Present bit
Next bit
Previous bit
16RT 1RT
8RT 9RT 10RT
16RT 1RT
RDI
TPG
108
05F32Book Page 6 Tuesday, June 8, 1999 7:55 am
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| MC68HRC705J1ACDWR2 | 8-BIT, OTPROM, 2.1 MHz, MICROCONTROLLER, PDSO20 |
| MC68HSC705J1ACDWR2 | 8-BIT, OTPROM, 2.1 MHz, MICROCONTROLLER, PDSO20 |
| MC68HRC705J1ADWR2 | 8-BIT, OTPROM, 2.1 MHz, MICROCONTROLLER, PDSO20 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MC68HC05F32CPU | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:a member of the M68HC05 family of HCMOS |
| MC68HC05F32FU | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:a member of the M68HC05 family of HCMOS |
| MC68HC05F32PU | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:a member of the M68HC05 family of HCMOS |
| MC68HC05F4 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:MECHANICAL DATA |
| MC68HC05F5 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCMOS Microcontroller Unit |
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