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參數(shù)資料
| 型號： | MC68341FT16V |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16.78 MHz, MICROPROCESSOR, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 411/514頁 |
| 文件大小： | 2891K |
| 代理商： | MC68341FT16V |
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12-10
MC68341 USER’S MANUAL
MOTOROLA
12.7 AC TIMING SPECIFICATIONS - PRELIMINARY (Continued)
3.3 V or
5.0 V
16.78 MHz
25.16 MHz
Num.
Characteristic
Symbol
Min
Max
Min
Max
Unit
70
CLKOUT Low to Data Bus Driven (Show Cycle)
tSCLDD
030
020
ns
71
Data Setup Time to CLKOUT Low (Show
Cycle)
tSCLDS
15
—
10
—
ns
72
Data Hold from CLKOUT Low (Show Cycle)
tSCLDH
10
—6—
ns
80
DSI Input Setup Time
tDSISU
15
—
10
—
ns
81
DSI Input Hold Time
tDSIH
10
—6—
ns
82
DSCLK Setup Time
tDSCSU
15
—
10
—
ns
83
DSCLK Hold Time
tDSCH
10
—6—
ns
84
DSO Delay Time
tDSOD
—
tcyc
+ 25
—
tcyc
+ 16
ns
85
DSCLK Cycle
tDSCCYC
2—2—
CLKOUT
86
CLKOUT High to FREEZE Asserted
tFRZA
050
035
ns
87
CLKOUT High to FREEZE Negated
tFRZN
050
035
ns
88
CLKOUT High to IFETCH High Impedance
tIFZ
050
035
ns
89
CLKOUT High to IFETCH Valid
tIF
050
035
ns
NOTES:
1.
All AC timing is shown with respect to 0.8 V and 2.0 V levels unless otherwise noted.
2.
This number can be reduced to 5 ns if strobes have equal loads.
3.
If multiple chip selects are used, the CS width negated (#15) applies to the time from the negation of a heavily
loaded chip select to the assertion of a lightly loaded chip select.
4.
These hold times are specified with respect to DS or CS on asynchronous reads and with respect to CLKOUT on
fast termination reads. The user is free to use either hold time for fast termination reads.
5.
If the asynchronous setup time (#47) requirements are satisfied, the DSACK≈ low to data setup time (#31) and
DSACK≈ low to BERR low setup time (#48) can be ignored. The data must only satisfy the data-in to CLKOUT
low setup time (#27) for the following clock cycle: BERR must only satisfy the late BERR low to CLKOUT low
setup time (#27A) for the following clock cycle.
6.
To ensure coherency during every operand transfer, BG will not be asserted in response to BR until after cycles
of the current operand transfer are complete and RMC is negated.
7.
In the absence of DSACK≈, BERR is an asynchronous input using the asynchronous setup time (#47).
8.
Specification #47A for 16.78 MHz @ 3.3 V
±0.3V will be 8 ns.
9.
During interrupt acknowledge cycles up to two wait states may be inserted by the processor between states S0
and S1.
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相關(guān)PDF資料 |
PDF描述 |
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