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參數(shù)資料
| 型號(hào)： | MC68341FT16V |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16.78 MHz, MICROPROCESSOR, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁(yè)數(shù)： | 368/514頁(yè) |
| 文件大小： | 2891K |
| 代理商： | MC68341FT16V |
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2- 10
MC68341 USER’S MANUAL
MOTOROLA
2.4.2 Bus Grant (
BG )
Assertion of this active-low output signal indicates that the MC68341 has relinquished the
bus.
2.4.3 Bus Grant Acknowledge
(BGACK)
Assertion of this active-low input indicates that an external device has become the bus
master.
2.4.4 Read-Modify-Write Cycle (
RMC/RTCOUT)
RMC is an output signal that identifies the bus cycle as part of an indivisible read-modify-
write operation. It remains asserted during all bus cycles of the read-modify-write
operation to indicate that bus ownership cannot be transferred.
RTCOUT is an output signal from the real-time clock in the SIM41.
2.5 EXCEPTION CONTROL SIGNALS
These signals are used by the MC68341 to recover from an exception.
2.5.1 Reset (
RESET)
This active-low, open-drain, bidirectional signal is used to initiate a system reset. An
external reset signal (as well as a reset from the SIM41) resets the MC68341 and all
external devices. A reset signal from the CPU32 (asserted as part of the RESET
instruction) resets external devices; the internal state of the CPU32 is not affected. The
on-chip modules are reset, except for the SIM41. However, the module configuration
register for each on-chip module is not altered. When asserted by the MC68341, this
signal is guaranteed to be asserted for a minimum of 512 clock cycles. Refer to Section 3
Bus Operation for a description of bus reset operation and Section 5 CPU32 for
information about the reset exception.
2.5.2 Halt (
HALT)
This active-low, open-drain, bidirectional signal is asserted to suspend external bus
activity, to request a retry when used with BERR , or to perform a single-step operation. As
an output, HALT indicates a double bus fault by the CPU32. Refer to Section 3 Bus
Operation for a description of the effects of HALT on bus operation.
2.5.3 Bus Error (
BERR)
This active-low input signal indicates that an invalid bus operation is being attempted or,
when used with HALT, that the processor should retry the current cycle. Refer to Section
3 Bus Operation for a description of the effects of BERR on bus operation.
F
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I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
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PDF描述 |
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