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參數(shù)資料
| 型號： | MC68341FT16V |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16.78 MHz, MICROPROCESSOR, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 236/514頁 |
| 文件大?。?/td> | 2891K |
| 代理商： | MC68341FT16V |
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6- 46
MC68341 USER'S MANUAL
MOTOROLA
DTC can be used by device or memory control logic during DMA transfers with RDY≈ to
detect the last clock of a bus cycle, before the address or data strobes negate. Since
termination of the bus cycle is dependent on two different termination sources (DSACK≈
and RDY≈ ), neither the device nor the memory can deterministically predict the end of the
bus cycle unless the alternate termination is also taken into account. DTC provides a direct
end-of-transfer indication.
6.10.4 Timing Examples
Figures 6-17—6-20 show timing examples of the the DMA handshake signals used with
M68300 bus cycles. DREQ≈ timing is not shown in these examples.
Figure 6-17 shows single-address burst reads from two-clock memory with RDY≈ enabled.
Although the memory interface in this example is configured for internal fast termination,
enabling RDY≈ delays termination until two clocks after RDY≈ is recognized. The first bus
cycle shows RDY≈ asserted for the S2 falling edge - this causes the bus cycle to terminate
two clocks later for a four clock bus cycle. If RDY≈ remains asserted into the next DMA
transfer, it is recognized asserted on the falling edge of S0 and the bus cycle ends two
clocks later for a three clock bus cycle.
A single address write with RDY≈ enabled is shown in Figure 6-18. The memory interface in
this example again uses fast termination, but end of the bus cycle is delayed by RDY≈ . The
assertion of DS and UWE /LWE is delayed until one clock after RDY≈ is recognized to allow
write data from the device to become valid before data strobes are asserted to memory.
Figure 6-19 shows a single address read with both delayed DACK≈ and RDY≈ enabled.
DACK≈ remains negated until after DSACK≈ from memory is recognized, allowing memory
to place valid data on the bus before DACK≈ is asserted to the peripheral device. The
device asserts RDY≈ to signal readiness to complete the transfer.
In Figure 6-20, a single address write with delayed DACK≈ and RDY≈ is shown. DACK≈
asserts immediately with AS in this example to select the device and gate its data onto the
bus for the memory write. RDY≈ asserts before DSACK≈ , delaying the bus cycle until
DSACK≈ asserts.
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Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
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