參數(shù)資料
型號： MC56F8255VLD
廠商： Freescale Semiconductor
文件頁數(shù)： 62/88頁
文件大?。?/td> 0K
描述： DSC 64K FLASH 60MHZ 44-LQFP
標準包裝： 160
系列： 56F8xxx
核心處理器： 56800E
芯體尺寸： 16-位
速度： 60MHz
連通性： CAN，I²C，LIN，SCI，SPI
外圍設(shè)備： LVD，POR，PWM，WDT
輸入/輸出數(shù)： 35
程序存儲器容量： 64KB（32K x 16）
程序存儲器類型： 閃存
RAM 容量： 4K x 16
電壓 - 電源 (Vcc/Vdd)： 3 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x12b，D/A 1x12b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 105°C
封裝/外殼： 44-LQFP
包裝： 管件
Specifications
MC56F825x/MC56F824x Digital Signal Controller, Rev. 3
Freescale Semiconductor
65
7.20
Freescale’s Scalable Controller Area Network (MSCAN)
Figure 26. Bus Wake-up Detection
7.21
Inter-Integrated Circuit Interface (I2C) Timing
Table 36. MSCAN Timing
Characteristic
Symbol
Min
Max
Unit
Baud Rate
BRCAN
—
1
Mbps
Bus Wake-up detection
TWAKEUP
TIPBUS
—
μs
Table 37. I2C Timing
Characteristic
Symbol
Standard Mode
Unit
Minimum
Maximum
SCL Clock Frequency
fSCL
0
100
kHz
Hold time (repeated) START condition. After this period, the first
clock pulse is generated.
tHD; STA
4.0
—
μs
LOW period of the SCL clock
tLOW
4.7
—
μs
HIGH period of the SCL clock
tHIGH
4.0
—
μs
Set-up time for a repeated START condition
tSU; STA
4.7
—
μs
Data hold time for I2C bus devices
tHD; DAT
01
1 The master mode I2C deasserts ACK of an address byte simultaneously with the falling edge of SCL. If no slaves
acknowledge this address byte, a negative hold time can result, depending on the edge rates of the SDA and SCL lines.
3.452
2 The maximum t
HD; DAT must be met only if the device does not stretch the LOW period (tLOW) of the SCL signal.
μs
Data set-up time
tSU; DAT
2503
3 A Fast mode I2C bus device can be used in a Standard mode I2C bus system, but the requirement t
SU; DAT > = 250 ns must
then be met. This is automatically the case if the device does not stretch the LOW period of the SCL signal. If such a device
does stretch the LOW period of the SCL signal, it must output the next data bit to the SDA line
trmax + tSU; DAT = 1000 + 250 = 1250 ns (according to the Standard mode I
2C bus specification) before the SCL line is released.
—ns
Rise time of SDA and SCL signals
tr
—
1000
ns
Fall time of SDA and SCL signals
tf
—
300
ns
Set-up time for STOP condition
tSU; STO
4.0
—
μs
Bus free time between STOP and START condition
tBUF
4.7
—
μs
Pulse width of spikes that must be suppressed by the input filter
tSP
N/A
ns
TWAKEUP
MSCAN_RX
CAN receive
data pin
(Input)
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MC56F8256MLF 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC DSC 48 LQFP 64K FL RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風格:SMD/SMT
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