參數(shù)資料
型號(hào)： MB814100A-60
廠商： Fujitsu Limited
英文描述： CMOS 4 M ×1 BIT Fast Page Mode DRAM(CMOS 4M ×1 位快速頁(yè)面存取模式動(dòng)態(tài)RAM)
中文描述： 的CMOS 4米× 1位快速頁(yè)面模式的DRAM的CMOS（4分× 1位快速頁(yè)面存取模式動(dòng)態(tài)內(nèi)存）
文件頁(yè)數(shù)： 18/25頁(yè)
文件大小： 309K
代理商： MB814100A-60
18
MB814100A-60/MB814100A-70/MB814100A-80
t
WHR
t
OH
t
CAC
t
ASR
t
WP
t
WHR
t
WSR
t
WSR
DESCRIPTION
The hidden refresh is executed by keeping CAS “L” to next cycle, i.e., the output data at previous cycle is kept during next refresh cycle.
Since the CAS is kept low continuously from previous cycle, followed refresh cycle should be CAS-before-RAS refresh.
WE must be held “H” for the specified set up time (t
WSR
) before RAS goes “L” for the secound time in order not to enter “test mode” to
be specified later.
t
RAH
t
RP
Fig. 13 - HIDDEN REFRESH CYCLE
t
RC
t
RAS
t
RP
t
RC
t
RAS
t
CHR
t
RSH
t
RCD
t
RAD
t
ASC
t
RCS
t
RRH
t
RAL
t
CAH
t
AA
t
RAC
t
OFF
t
OH
t
DH
t
DS
t
WP
t
AWD
t
RWD
t
CWD
t
CRP
t
RCS
t
WHR
t
WSR
t
WHR
t
ON
HIGH-Z
t
RCS
t
OFF
t
ON
t
RAC
t
AA
t
WSR
t
AWD
t
RWD
t
RCS
t
DS
VALID
t
DH
t
CWD
t
CAC
RAS
CAS
A
0
to A
10
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
[Normal mode]
WE
(Read)
D
OUT
V
IH
V
IL
V
OH
V
OL
D
IN
V
IH
V
IL
WE
V
IH
V
IL
(Read/Write
Cycle)
[Test mode]
WE
(Read)
D
OUT
V
IH
V
IL
V
OH
V
OL
D
IN
V
IH
V
IL
WE
V
IH
V
IL
(Read/Write
Cycle)
COLUMN ADD.
ROW
ADDRESS
HIGH-Z
VALID DATA
VALID DATA
VALID
“H” or “L”
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PDF描述
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