- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄369889 > M68HC001 (Motorola, Inc.) 16-/32-Bit Microprocessor(16/32位微處理器) PDF資料下載
參數(shù)資料
| 型號： | M68HC001 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 16-/32-Bit Microprocessor(16/32位微處理器) |
| 中文描述： | 16/32位微處理器（16/32位微處理器） |
| 文件頁數(shù)： | 76/184頁 |
| 文件大?。?/td> | 1006K |
| 代理商： | M68HC001 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁當前第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁
5-30
M68000 8-/16-/32-BIT MICROPROCESSORS USER'S MANUAL
MOTOROLA
executing a reset instruction is ignored. Since the processor asserts the
RESET
signal for
124 clock cycles during execution of a reset instruction, an external reset should assert
RESET
for at least 132 clock periods.
5.6 THE RELATIONSHIP OF
DTACK
,
BERR
, AND
HALT
To properly control termination of a bus cycle for a retry or a bus error condition,
DTACK
,
BERR
, and
HALT
should be asserted and negated on the rising edge of the processor
clock. This relationship assures that when two signals are asserted simultaneously, the
required setup time (specification #47,
Section 9 Electrical Characteristics
) for both of
them is met during the same bus state. External circuitry should be designed to
incorporate this precaution. A related specification, #48, can be ignored when
DTACK
,
BERR
, and
HALT
are asserted and negated on the rising edge of the processor clock.
The possible bus cycle termination can be summarized as follows (case numbers refer to
Table 5-5).
Normal Termination:
DTACK
is asserted.
BERR
and
HALT
remain negated (case 1).
Halt Termination:
HALT
is asserted coincident with or preceding
DTACK
, and
BERR
remains negated (case 2).
Bus Error Termination:
BERR
is asserted in lieu of, coincident with, or preceding
DTACK
(case 3). In the MC68010, the late bus error also,
BERR
is asserted following
DTACK
(case 4).
HALT
remains
negated and
BERR
is negated coincident with or after
DTACK
.
Retry Termination:
HALT
and
BERR
asserted in lieu of, coincident with, or before
DTACK
(case 5). In the MC68010, the late retry also,
BERR
and
HALT
are asserted following
DTACK
(case 6).
BERR
is
negated coincident with or after
DTACK
.
HALT
must be held at
least one cycle after
BERR
.
Table 5-1 shows the details of the resulting bus cycle termination in the M68000
microprocessors for various combinations of signal sequences.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| M68EC000 | 16/32 Bit Microprocesso(16/32位微處理器) |
| M68HC16 | 16-Bit Microcontroller(16位微控制器) |
| MAC08BT1 | TRIAC 0.8 AMPERE RMS 200 thru 600 Volts |
| MAC08MT1 | SENSITIVE GATE TRIACS |
| MAC08DT1 | TRIAC 0.8 AMPERE RMS 200 thru 600 Volts |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| M68HC05 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
| M68HC05_13 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:M68HC05 Microcontrollers |
| M68HC05EVS | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Motorola M68HC05 Family Evaluation System |
| M68HC05M68H | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:HCMOS Microcontroller Unit |
| M68HC08 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
發(fā)布緊急采購，3分鐘左右您將得到回復。