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參數(shù)資料
| 型號(hào)： | LXT384LE |
| 元件分類(lèi)： | 通信、網(wǎng)絡(luò)模塊及開(kāi)發(fā)工具 |
| 英文描述： | Telecomm/Datacomm |
| 中文描述： | 電信/數(shù)據(jù)通信 |
| 文件頁(yè)數(shù)： | 60/80頁(yè) |
| 文件大?。?/td> | 1112K |
| 代理商： | LXT384LE |
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LXT384
—
Octal T1/E1/J1 Transceiver
60
Datasheet
Input jitter tolerance before FIFO
overflow or underflow
32bit
FIFO
-
24
-
UI
64bit
FIFO
-
56
-
UI
E1 jitter attenuation
@ 3 Hz
@ 40 Hz
@ 400 Hz
@ 100 KHz
-0.5
-0.5
+19.5
+19.5
–
–
dB
ITU-T G.736, See
Figure 34 on
page 75
T1 jitter attenuation
@ 1 Hz
@ 20 Hz
@ 1 KHz
@ 1.4 KHz
@ 70 KHz
0
0
33.3
40
40
–
–
dB
AT&T Pub. 62411, See
Figure
34 on page 75
Output Jitter in remote loopback
1
0.060
0.11
UI
ETSI CTR12/13 Output jitter
Table 43. Analog Test Port Characteristics
Parameter
Sym
Min.
Typ
Max
Unit
Test Condition
3 dB bandwidth
At13db
-
5
-
MHz
Input voltage range
At1iv
0
-
VCC0
VCC1
V
Output voltage range
At2ov
0
-
VCC0
VCC1
V
Table 44. Transmit Timing Characteristics (Sheet 1 of 2)
Parameter
Sym
Min.
Typ
Max
Unit
Test Condition
Master clock frequency
E1
MCLK
–
2.048
–
MHz
T1
MCLK
–
1.544
–
MHz
Master clock tolerance
–
-100
–
100
ppm
Master clock duty cycle
–
40
–
60
%
Output pulse width
E1
Tw
219
244
269
ns
T1
Tw
291
324
356
ns
Transmit clock frequency
E1
Tclke1
-
2.048
-
MHz
T1
Tclkt1
-
1.544
-
MHz
Transmit clock tolerance
Tclkt
-50
–
+50
ppm
Transmit clock burst rate
Tclkb
-
–
20
MHz
Gapped transmit clock
Transmit clock duty cycle
Tdc
10
–
90
%
NRZ mode
E1 TPOS/TNEG pulse width (RZ mode)
Tmpwe1
236
–
252
ns
RZ mode (TCLK = H for
>16 clock cycles)
TPOS/TNEG to TCLK setup time
Tsut
20
-
-
ns
Table 42. Jitter Attenuator Characteristics (Sheet 2 of 2)
Parameter
Min.
Typ
Max
Unit
Test Condition
1. Guaranteed by design and other correlation methods.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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