參數(shù)資料
型號： ISP1581BD
廠商： NXP SEMICONDUCTORS
元件分類： 總線控制器
英文描述： Universal Serial Bus 2.0 high-speed interface device
中文描述： UNIVERSAL SERIAL BUS CONTROLLER, PQFP64
封裝： 10 X 10 MM, 1.40 MM HEIGHT, PLASTIC, MS-026, SOT-314-2, LQFP-64
文件頁數(shù)： 36/73頁
文件大?。?/td> 1819K
代理商： ISP1581BD
Philips Semiconductors
ISP1581
USB 2.0 HS interface device
Objective specification
Rev. 02 — 23 October 2000
36 of 73
9397 750 07648
Philips Electronics N.V. 2000. All rights reserved.
9.4.8
DMA Interrupt Enable register (address: 54H)
This 2-byte register controls the interrupt generation of the source bits in the DMA
Interrupt Reason register (see
Table 53
). The bit allocation is given in
Table 55
. A
logic 1 enables interrupt generation. The value after a (bus) reset is logic 0 (disabled).
9.4.9
DMA Endpoint register (address: 58H)
This 1-byte register selects a USB endpoint FIFO as a source or destination for DMA
transfers. The bit allocation is given in
Table 56
.
2
TF_RD_DONE
A logic 1 indicates that the Read Task Files command has
been completed.
A logic 1 indicates that all bytes from the FIFO have been
transferred (DMA Transfer Count zero) and an interrupt on pin
INTRQ was detected.
reserved
1
CMD_INTRQ_OK
0
-
Table 54: DMA Interrupt Reason Register: bit description
…continued
Bit
Symbol
Description
Table 55: DMA Interrupt Enable register: bit allocation
Bit
15
Symbol
reserved
14
13
12
11
10
9
8
reserved
reserved
reserved
reserved
reserved
IE_INTRQ_
PENDING
0
0
R/W
1
IE_CMD_
INTRQ_OK
0
0
R/W
IE_DMA_
XFER_OK
0
0
R/W
0
reserved
Reset
Bus reset
Access
Bit
Symbol
0
0
0
0
0
0
0
0
0
0
0
0
R/W
7
IE_1F0_
WF_E
0
0
R/W
R/W
6
IE_1F0_
WF_F
0
0
R/W
R/W
5
IE_1F0_
RF_E
0
0
R/W
R/W
4
IE_
R/W
3
R/W
2
IE_TF_
RD_DONE
0
0
R/W
READ_1F0
0
0
R/W
IE_BSY_
DONE
0
0
R/W
Reset
Bus reset
Access
0
0
R/W
Table 56: DMA Endpoint register: bit allocation
Bit
7
Symbol
reserved
Power Reset
0
Bus Reset
0
Access
R/W
6
5
4
3
2
1
0
reserved
0
0
R/W
reserved
0
0
R/W
reserved
0
0
R/W
EPIDX[2:0]
0
0
R/W
DMADIR
0
0
R/W
0
0
0
0
R/W
R/W
Table 57: DMA Endpoint register: bit description
Bit
Symbol
7 to 4
-
3 to 1
EPIDX[2:0]
0
DMADIR
Description
reserved
selects the indicated endpoint for DMA access
0 —
selects the RX/OUT FIFO for DMA read transfers
1 —
selects the TX/IN FIFO for DMA write transfers.
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PDF描述
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