IEEE PHY XS REGISTERS (4.0 TO 4.25/4.0019’H) Note (1): This bit is latched low on a detected Fault condition. It is set high on being read. Not" />
參數(shù)資料
型號： ISL35822LPIK
廠商： Intersil
文件頁數(shù)： 41/75頁
文件大?。?/td> 0K
描述： IC CLOCK/DATA RECOVERY 192EBGA-B
標(biāo)準(zhǔn)包裝： 90
類型： 時(shí)鐘和數(shù)據(jù)恢復(fù)（CDR），多路復(fù)用器
PLL： 無
輸入： CML
輸出： CML，CMOS
電路數(shù)： 1
比率 - 輸入:輸出： 8:8
差分 - 輸入:輸出： 是/是
頻率 - 最大： 1.59Gbps
電源電壓： 1.3 V ~ 1.41 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 192-EBGA
供應(yīng)商設(shè)備封裝： 192-EBGA-B（17x17）
包裝： 托盤
IEEE PHY XS REGISTERS (4.0 TO 4.25/4.0019’H)
Note (1): This bit is latched low on a detected Fault condition. It is set high on being read.
Note (1): These bits are latched high on any Fault condition detected. They are reset low (cleared) on being read. They will also be reset low on reading the LASI
registers 1.9003’h (bit 10, see Table 27) or 1.9004’h (bit 11, see Table 28)
Table 75. IEEE PHY XS CONTROL 1 REGISTER
MDIO REGISTER ADDRESS = 4.0 (4.0000’h)
BIT(S)
NAME
SETTING
DEFAULT
R/W
DESCRIPTION
3.0.15
1.0.15
4.0.15
Reset
1 = reset
0 = reset done, normal
operation
0’b
R/W SC Writing 1 to this bit will reset the whole chip,
including the MDIO registers.
4.0.14
PHY XS Loopback 1 = Enable loopback
0 = Normal operation
0’b
R/W
Enable PHY XS loop back mode on all four lanes.
3.0.13
4.0.13
Speed Select
1 = 10Gbps
1’b
RO
Operates at 10Gbps & above
4.0.12
Reserved
00’h
4.0.11
LOPOWER
0 = Normal Power
0’b
R/W
No Low Power Mode, writes ignored
4.0.10:7
Reserved
3.0.6
4.0.6
Speed Select
1 = 10Gbps
1’b
RO
Operates at 10Gbps & above
3.0.5:2
4.0.5:2
Speed Select
0000 = 10Gbps
0’h
RO
Operates at 10Gbps
4.0.1:0
Reserved
0’b
Table 76. IEEE PHY XS STATUS 1 REGISTER
MDIO REGISTER ADDRESS = 4.1 (4.0001’h)
BIT
NAME
SETTING
DEFAULT
R/W
DESCRIPTION
4.1.15:8
Reserved
00’h
4.1.7
Local Fault
1 = PHY XS Local Fault
0
RO
Derived from Register 4.0008’h
4.1.6:3
Reserved
0’h
4.1.2
Tx Link Up
1 = XGXS Tx Link Up
0 = XGXS Tx Link Down
1 (1)
RO LL(1)
‘Up’ means XAUI-side signal level is OK, Byte
Synch and Lane-Lane Alignment have all
occurred
4.1.1
LoPwrAble
Low Power Ability
0
RO
Device does not support a low power mode
4.1.0
Reserved
0
Table 77. IEEE PHY XS STATUS 2 DEVICE PRESENT & FAULT SUMMARY REGISTER
MDIO REGISTER ADDRESSES = 4.8 (4.0008’h)
BIT
NAME
SETTING
DEFAULT
R/W
DESCRIPTION
4.8.15:14
Device present
10 = Device present
10’b
RO
When read as “10”, it indicates that a device is present at
this device address
4.8.13:12
Reserved
4.8.11
TX LocalFlt
1 = TX Local Fault; on Egress
channel
0’b
RO/
LH(1)
Lane Alignment or Byte Alignment not done, or Loss of
Signal. From Reg. 4.24
4.8.10
RX LocalFlt
1 = RX Local Fault; on Ingress
channel
0’b
RO/
LH(1)
PLL lock failure (lack of RFCP/N signal)
4.8.9:0
Reserved
ISL35822
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