Note (1): The default value may be overwritten by the Auto-Configure operation (See “Auto-Configuring Control Registers” on page 16 and Table 9" />
參數(shù)資料
型號(hào)： ISL35822LPIK
廠商： Intersil
文件頁(yè)數(shù)： 38/75頁(yè)
文件大?。?/td> 0K
描述： IC CLOCK/DATA RECOVERY 192EBGA-B
標(biāo)準(zhǔn)包裝： 90
類(lèi)型： 時(shí)鐘和數(shù)據(jù)恢復(fù)（CDR），多路復(fù)用器
PLL： 無(wú)
輸入： CML
輸出： CML，CMOS
電路數(shù)： 1
比率 - 輸入:輸出： 8:8
差分 - 輸入:輸出： 是/是
頻率 - 最大： 1.59Gbps
電源電壓： 1.3 V ~ 1.41 V
工作溫度： 0°C ~ 70°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 192-EBGA
供應(yīng)商設(shè)備封裝： 192-EBGA-B（17x17）
包裝： 托盤(pán)
43
Note (1): The default value may be overwritten by the Auto-Configure operation (See “Auto-Configuring Control Registers” on page 16 and Table 92 for details).
Note (2): Equivalent to a loopback at the XGMII input side of the PHY XS.
Note (1): Note (1): These bits are latched high on any Fault condition detected. They are reset low (cleared) on being read. They will also be reset low on reading the
LASI register 1.9003’h (see Table 27)
Table 68. PCS PARALLEL NETWORK LOOP BACK CONTROL REGISTER
MDIO REGISTER ADDRESS = 3.49156 (3.C004’h)
BIT
NAME
SETTING
DEFAULT
R/W
DESCRIPTION
3.49156.15:4
Reserved
3.49156.3
PLP_3
1 = enable PCS Parallel
Network loopback(2)
0 = disable
0’b(1)
R/W
PCS Parallel Network Loop Back Enable for each
individual lane. When high, routes the CX4/LX4 Serial
input to the CX4/LX4 Serial output via the XGMII side
of the PCS.
3.49156.2
PLP_2
0’b(1)
3.49156.1
PLP_1
0’b(1)
3.49156.0
PLP_0
0’b(1)
Table 69. PCS RECEIVE PATH TEST AND STATUS FLAGS
MDIO REGISTER ADDRESS = 3.49159 (3.C007’h)
BIT
NAME
SETTING
DEFAULT
R/W
DESCRIPTION
3.49159.15:12
Test Flags
0’h
ROLH
Special test use only
3.49159.11
EFIFO_3
1 = EFIFO error in Lane
0 = no EFIFO error in
Lane
0’b
PCS Elasticity FIFO Overflow/Underflow Error
Detection(1)
3.49159.10
EFIFO_2
0’b
ROLH
3.49159.9
EFIFO_1
0’b
ROLH
3.49159.8
EFIFO_0
0’b
ROLH
3.49159.7
Code_3
1 = 10b/8b Code error in
Lane
0 = no 10b/8b Code error
0’b
ROLH
PCS 10b/8b Decoder Code Violation Detection(1)
3.49159.6
Code_2
0’b
ROLH
3.49159.5
Code_1
0’b
ROLH
3.49159.4
Code_0
0’b
ROLH
3.49159.3:0
Test Flags
0’h
ROLH
Special test use only
Table 70. PMA/PCS OUTPUT CONTROL & TEST FUNCTION REGISTER
MDIO REGISTER ADDRESS = 3.49160 (3.C008’h)
BIT
NAME
SETTING
DEFAULT
R/W
DESCRIPTION
3.49160.15:14
Reserved
10’b
R/W
Test Function, do not alter
3.49160.13
ENA_3
Enable Lane 3 O/P
1’b
R/W
0 = disable (indep. of LX4_MODE)
3.49160.12:10
Reserved
010’b
R/W
Test Function, do not alter
3.49160.9
ENA_2
Enable Lane 2 O/P
1’b
R/W
0 = disable (indep. of LX4_MODE)
3.49160.8:6
Reserved
010’b
R/W
Test Function, do not alter
3.49160.5
ENA_1
Enable Lane 1 O/P
1’b
R/W
0 = disable (indep. of LX4_MODE)
3.49160.12:10
Reserved
010’b
R/W
Test Function, do not alter
3.49160.1
ENA_0
Enable Lane 0 O/P
1’b
R/W
0 = disable (indep. of LX4_MODE)
3.49160.0
Reserved
0’b
R/W
Test Function, do not alter
ISL35822
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