參數(shù)資料
型號(hào)： IS66WVD409616ALL-7010BLI
元件分類： SRAM
英文描述： 4M X 16 PSEUDO STATIC RAM, 70 ns, PBGA54
封裝： 8 X 6 MM, MO-207, VFBGA-54
文件頁(yè)數(shù)： 26/52頁(yè)
文件大?。?/td> 1128K
代理商： IS66WVD409616ALL-7010BLI
IS66WVD409616ALL
Advanced Information
32
Rev.00A | January 2010
www.issi.com - SRAM@issi.com
Table17 . Asynchronous WRITE Cycle Timing Requirements
Symbol
Parameter
-70
Unit
Notes
Min
Max
tAS
Address and ADV# LOW Setup Time
0
ns
tAVH
Address hold from ADV# HIGH
2
ns
tAVS
Address setup to ADV# HIGH
5
ns
tAW
Address Valid to End of Write
70
ns
tBW
UB#, LB# Select to End of Write
70
ns
tCPH
CE# HIGH between Subsequent Asynchronous cycles
5
ns
tCVP
CE# low to ADV# HIGH
7
ns
tCW
Chip Enable to End of Write
70
tDH
Data Hold from Write Time
0
ns
tDS
Data Write Setup Time
20
tVP
ADV# Low pulse width
7
ns
tVS
ADV# Setup to End of Write
70
ns
tWHZ
WRITE to ADQ High-Z Output
7
ns
tWP
WRITE Pulse Width
45
ns
1
tWR
WRITE Recovery Time
0
ns
tWZ
CE# high to WAIT High-Z
7
ns
2
Notes:
1. WE# must not remain LOW longer than 4μs (tCEM) while the device is selected (CE# LOW).
2. Low-Z to High-Z timings are tested with the circuit shown in Figure 16.
The High-Z timings measure a 100mV transition from either VOH or VOL toward VDDQ/2.
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PDF描述
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