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參數(shù)資料
| 型號： | IDT707288L20PF8 |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | SRAM |
| 英文描述： | 64K X 16 DUAL-PORT SRAM, 20 ns, PQFP100 |
| 封裝： | 14 X 14 MM, 1.40 MM, TQFP-100 |
| 文件頁數(shù)： | 14/16頁 |
| 文件大?。?/td> | 125K |
| 代理商： | IDT707288L20PF8 |
6.42
IDT707288S/L
High-Speed 64K x 16 Dual-Port Static RAM
Industrial and Commercial Temperature Ranges
7
NO
T RECOMMENDED
FOR
NEW
DESIGNS
AC Test Conditions
Figure 1. AC Output Test Load
Figure 3.
Lumped Capacitance Load Typical Derating Curve
AC Electrical Characteristics Over the
Operating Temperature and Supply Voltage Range(4)
NOTES:
1. Transition is measured 0mV from Low or High-impedance voltage with Output Test Load (Figure 2).
2. This parameter is guaranteed by device characterization, but is not production tested.
3. To access RAM,
CE = VIL and MBSEL = VIH. To access mailbox, CE = VIH and MBSEL = VIL.
4. 'X' in part numbers indicates power rating (S or L).
5. Refer to Truth Table I.
Input Pulse Levels
Input Rise/Fall Times
Input Timing Reference Levels
Output Reference Levels
Output Load
GND to 3.0V
3ns Max.
1.5V
Figures 1,2 and 3
3592 tbl 11
3592 drw 04
893
30pF
347
5V
DATAOUT
INT
893
5pF*
347
5V
DATAOUT
,
tACE/tAA
(Typical, ns)
3592 drw 05
1
2
3
4
5
6
7
8
20 40
100
60 80
120 140 160 180 200
Capacitance (pF)
-1
0
- 10pF is the I/O capacitance
of this device, and 30pF is the
AC Test Load Capacitance
,
707288X15
Com'l Only
707288X20
Com'l & Ind
707288X25
Com'l & Ind
Unit
Symbol
Parameter
Min.Max.Min.Max.Min.
Max.
READ CYCLE
tRC
Read Cycle Time
15
____
20
____
25
____
ns
tAA
Address Access Time
____
15
____
20
____
25
ns
tACE
Chip Enable Access Time(3)
____
15
____
20
____
25
ns
tABE
Byte Enable Access Time(3)
____
15
____
20
____
25
ns
tAOE
Output Enable Access Time
____
9
____
10
____
11
ns
tOH
Output Hold from Address Change
3
____
3
____
3
____
ns
tLZ
Output Low-Z Time(1,2)
0
____
0
____
0
____
ns
tHZ
Output High-Z Time(1,2)
____
8
____
9
____
10
ns
tPU
Chip Enable to Power Up Time(2,5)
0
____
0
____
0
____
ns
tPD
Chip Disable to Power Down Time(2,5)
____
15
____
20
____
25
ns
tMOP
Mailbox Flag Update Pulse (
OE or MBSEL)10
____
10
____
10
____
ns
tMAA
Mailbox Address Access Time
____
15
____
20
____
25
ns
3592 tbl 12
Figure 2. Output Test Load
(for tLZ, tHZ, tWZ, tOW)
*Including scope and jig.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT70V05S35 | 8K X 8 DUAL-PORT SRAM, 35 ns, CPGA68 |
| 70V05L35PF8 | 8K X 8 DUAL-PORT SRAM, 35 ns, PQFP64 |
| 70V05L20J | 8K X 8 DUAL-PORT SRAM, 20 ns, PQCC68 |
| 70V05L35PF | 8K X 8 DUAL-PORT SRAM, 35 ns, PQFP64 |
| 70V05S15J8 | 8K X 8 DUAL-PORT SRAM, 15 ns, PQCC68 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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