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參數(shù)資料
| 型號： | GT-64010A |
| 廠商： | Galileo Technology Services, LLC |
| 英文描述： | System Controller with PCI Interface for R4XXX/ R5000 Family CPUs(帶PCI接口用于R4XXX/ R5000 系列 CPUs的系統(tǒng)控制器) |
| 中文描述： | 系統(tǒng)控制器的PCI R4XXX接口/ R5000系列處理器（帶的PCI接口用于R4XXX / R5000系列處理器的系統(tǒng)控制器） |
| 文件頁數(shù)： | 3/111頁 |
| 文件大?。?/td> | 671K |
| 代理商： | GT-64010A |
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GT-64010A System Controller with PCI Interface for R4XXX/R5000 Family CPUs
100
R e v i s ion 1 . 1
Galileo
TechnologyTM
11.3 Interface to Asynchronous Devices
In this case, we show the connectivity between the GT-64010A and 64 bit-wide standard memory devices (e.g. SRAM).
In this example the latches selected are industry standard FCT16501for data, FCT16373 for the address, and
FCT16373 for the burst address for the odd bank. The data latches that interface to the AD bus are used to interleave
the data in read and write access from the GT-64010A and enable data rate of one data per cycle at 50MHz (200
Mbytes per second peak rate). The data latches that interface the SysAD bus are used only in one direction in CPU
reads. The SysAD latches enable low latency to first word and up to 400 Mbytes per second bandwidth in CPU burst
reads. FCT16373 logic chips are used to latch the address, the CS* and the DevRW*for the Devices. The latch for the
odd bank burst address is needed for the address interleaving. This system configuration is for little endian, no decre-
ment.
LEE
OEE*
ALE
LEO
OEO*
CS[0]*
AD[31:0]
OEB
EWr[3:0]*
OWr[3:0]*
DAdr[2:1]
BAdr[2:1]
DevOE*
OE64*
LEO
LEE
FLASH
EPROM
SRAM
ROM
FLASH
EPROM
SRAM
LE
373
B
A
373
B
A
LE
OE*
373
Odd Bank
Even Bank
ROM
373
LEAdrO
GT-
OE64*
DevOE*
OR
CSTiming*
DevRW*
64010A
R4XXX
SysAD[63:0]
SysAD[31:0]
SysAD[63:32]
dev_adr[21:0]
DAdr[2:0]
dev_adr[21:0]
OEAB
LEAB
LEBA
OEBA*
501
B
A
OEAB
LEAB
LEBA
OEBA*
501
B
A
64
32
OR
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