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參數(shù)資料
| 型號： | EP2S30F672I4N |
| 廠商： | Altera |
| 文件頁數(shù)： | 580/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 30K 672-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 10 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 1694 |
| 邏輯元件/單元數(shù)： | 33880 |
| RAM 位總計： | 1369728 |
| 輸入/輸出數(shù)： | 500 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 672-BBGA |
| 供應(yīng)商設(shè)備封裝： | 672-BGA（27x27） |
| 其它名稱： | 544-1900 EP2S30F672I4N-ND |
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7–68
Altera Corporation
Stratix II Device Handbook, Volume 2
January 2008
Passive Serial Configuration
Upon power-up, the Stratix II and Stratix II GX devices go through a
POR. The POR delay is dependent on the PORSEL pin setting. When
PORSEL
is driven low, the POR time is approximately 100 ms. If PORSEL
is driven high, the POR time is approximately 12 ms. During POR, the
device will reset, hold nSTATUS low, and tri-state all user I/O pins. Once
the device successfully exits POR, all user I/O pins continue to be
tri-stated. If nIO_pullup is driven low during power-up and
configuration, the user I/O pins and dual-purpose I/O pins will have
weak pull-up resistors which are on (after POR) before and during
configuration. If nIO_pullup is driven high, the weak pull-up resistors
are disabled.
f
The value of the weak pull-up resistors on the I/O pins that are on before
and during configuration can be found in the DC & Switching
Characteristics chapter in volume 1 of the Stratix II Device Handbook and
the DC & Switching Characteristics chapter in volume 1 of the Stratix II GX
Device Handbook.
The configuration cycle consists of three stages: reset, configuration and
initialization. While nCONFIG or nSTATUS are low, the device is in reset.
To initiate configuration in this scheme, the download cable generates a
low-to-high transition on the nCONFIG pin.
1
To begin configuration, power the VCCINT, VCCIO, and VCCPD
voltages (for the banks where the configuration and JTAG pins
reside) to the appropriate voltage levels.
When nCONFIG goes high, the device comes out of reset and releases the
open-drain nSTATUS pin, which is then pulled high by an external 10-k
pull-up resistor. Once nSTATUS is released the device is ready to receive
configuration data and the configuration stage begins. The programming
hardware or download cable then places the configuration data one bit at
a time on the device’s DATA0 pin. The configuration data is clocked into
the target device until CONF_DONE goes high. The CONF_DONE pin must
have an external 10-k pull-up resistor in order for the device to initialize.
When using a download cable, setting the Auto-restart configuration
after error
option does not affect the configuration cycle because you
must manually restart configuration in the Quartus II software when an
error occurs. Additionally, the Enable user-supplied start-up clock
(CLKUSR) option has no affect on the device initialization since this
option is disabled in the SOF when programming the device using the
Quartus II programmer and download cable. Therefore, if you turn on
the CLKUSR option, you do not need to provide a clock on CLKUSR when
you are configuring the device with the Quartus II programmer and a
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PDF描述 |
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| EP2S-3G2T | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
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