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參數資料
| 型號： | EP2S30F672I4N |
| 廠商： | Altera |
| 文件頁數： | 442/768頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX II FPGA 30K 672-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 10 |
| 系列： | Stratix® II |
| LAB/CLB數： | 1694 |
| 邏輯元件/單元數： | 33880 |
| RAM 位總計： | 1369728 |
| 輸入/輸出數： | 500 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 672-BBGA |
| 供應商設備封裝： | 672-BGA（27x27） |
| 其它名稱： | 544-1900 EP2S30F672I4N-ND |
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Altera Corporation
5–13
January 2008
Stratix II Device Handbook, Volume 2
High-Speed Differential I/O Interfaces with DPA in Stratix II and Stratix II GX Devices
Fast PLL
The high-speed differential I/O receiver and transmitter channels use the
fast PLL to generate the parallel global clocks (rx- or tx- clock) and
high-speed clocks (diffioclk). Figure 5–12 shows the locations of the
fast PLLs. The fast PLL VCO operates at the clock frequency of the data
rate. Each fast PLL offers a single serial data rate support, but up to two
separate serialization and/or deserialization factors (from the C0 and C1
fast PLL clock outputs) can be used. Clock switchover and dynamic fast
PLL reconfiguration is available in high-speed differential I/O support
mode.
f
For additional information on the fast PLL, refer to the PLLs in Stratix II
& Stratix II GX Devices chapter in volume 2 of the Stratix II Handbook or
the PLLs in Stratix II & Stratix II GX Devices chapter in volume 2 of the
Stratix II GX Handbook.
Figure 5–12 shows a block diagram of the fast PLL in high-speed
differential I/O support mode.
Figure 5–12. Fast PLL Block Diagram
Notes to Figure 5–12:
(1)
Stratix II fast PLLs only support manual clock switchover.
(2)
The global or regional clock input can be driven by an output from another PLL, a pin-driven dedicated global or
regional clock, or through a clock control block provided the clock control block is fed by an output from another
PLL or pin-driven dedicated global or regional clock.
(3)
In high-speed differential I/O support mode, this high-speed PLL clock feeds the SERDES. Stratix II devices only
support one rate of data transfer per fast PLL in high-speed differential I/O support mode.
(4)
This signal is a high-speed differential I/O support SERDES control signal.
(5)
If the design enables this ÷2 counter, the device can use a VCO frequency range of 150 to 520 MHz.
Charge
Pump
VCO
÷c1
8
4
8
Clock
Input
PFD
÷c0
÷m
Loop
Filter
Phase
Frequency
Detector
VCO Phase Selection
Selectable at each PLL
Output Port
Post-Scale
Counters
Global clocks
diffioclk0 (3)
loaden0 (4)
diffioclk1 (3)
loaden1 (4)
Regional clocks
to DPA block
Global or
regional clock (2)
Global or
regional clock (2)
÷c2
÷c3
÷n
4
Clock (1)
Switchover
Circuitry
Shaded Portions of the
PLL are Reconfigurable
÷k
(5)
相關PDF資料 |
PDF描述 |
|---|---|
| MCP9803-M/SNG | IC SENSOR THERMAL 2.7V 8SOIC |
| TAJD108K004RNJ | CAP TANT 1000UF 4V 10% 2917 |
| MCP9801-M/SNG | IC SENSOR THERMAL 2.7V 8SOIC |
| VJ1206A200JBCAT4X | CAP CER 20PF 200V 5% NP0 1206 |
| DBM25S500N | CONN DSUB RCPT 25POS T/H RA GOLD |
相關代理商/技術參數 |
參數描述 |
|---|---|
| EP2S-3G1 | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP2S-3G1T | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP2S-3G1TT | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP2S-3G2 | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP2S-3G2T | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
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