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參數(shù)資料
| 型號： | EP2S30F672I4N |
| 廠商： | Altera |
| 文件頁數(shù)： | 519/768頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX II FPGA 30K 672-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 10 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 1694 |
| 邏輯元件/單元數(shù)： | 33880 |
| RAM 位總計： | 1369728 |
| 輸入/輸出數(shù)： | 500 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 672-BBGA |
| 供應(yīng)商設(shè)備封裝： | 672-BGA（27x27） |
| 其它名稱： | 544-1900 EP2S30F672I4N-ND |
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7–14
Altera Corporation
Stratix II Device Handbook, Volume 2
January 2008
Fast Passive Parallel Configuration
The key is to ensure the VCCIO voltage of bank 3 is high enough to trip
the VCCIO3 POR trip point on power-up. Also, to make sure the
configuration device meets the VIH for the configuration input pins based
on the selected input buffer.
Fast Passive
Parallel
Configuration
Fast passive parallel (FPP) configuration in Stratix II and Stratix II GX
devices is designed to meet the continuously increasing demand for
faster configuration times. Stratix II and Stratix II GX devices are
designed with the capability of receiving byte-wide configuration data
per clock cycle. Table 7–8 shows the MSEL pin settings when using the
FFP configuration scheme.
FPP configuration of Stratix II and Stratix II GX devices can be performed
using an intelligent host, such as a MAX II device, a microprocessor, or an
Altera enhanced configuration device.
Table 7–8. Stratix II and Stratix II GX MSEL Pin Settings for FPP Configuration Schemes Notes (1), (2), and
Configuration Scheme
MSEL3 MSEL2 MSEL1 MSEL0
FPP when not using remote system upgrade or decompression and/or
design security feature
0000
FPP when using remote system upgrade (4)
0100
FPP with decompression and/or design security feature enabled (5)
1011
FPP when using remote system upgrade and decompression and/or
1100
Notes to Table 7–8:
(1)
You must verify the configuration output pins for your chosen configuraiton modes meet the VIH of the
configuration device. Refer to Table 7–22 for a consolidated list of configuration output pins.
(2)
The VIH of 3.3-V or 2.5-V configuration devices will not be met when the VCCIO of the output configuration pins
is 1.8-V or 1.5-V. Level shifters will be required to meet the input high level voltage threshold VIH.
(3)
The VCCSEL signal does not control TDO or nCEO. During configuration, these pins drive out voltage levels
corresponding to the VCCIO supply voltage that powers the I/O bank containing the pin. For more information
about multi-volt support, including information about using TDO and nCEO in multi-volt systems, refer to the
Stratix II GX Architecture chapter in volume 1 of the Stratix II GX Device Handbook.
(4)
These schemes require that you drive the RUnLU pin to specify either remote update or local update. For more
information about remote system upgrade in Stratix II devices, refer to the Remote System Upgrades With Stratix II
& Stratix II GX Devices chapter in volume 2 of the Stratix II Device Handbook or the Remote System Upgrades With
Stratix II & Stratix II GX Devices chapter in volume 2 of the Stratix II GX Device Handbook.
(5)
These modes are only supported when using a MAX II device or a microprocessor with flash memory for
configuration. In these modes, the host system must output a DCLK that is 4× the data rate.
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