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參數(shù)資料
| 型號： | DSP56303VL100 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 4/108頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP 24BIT 100MHZ 196-MAPBGA |
| 標(biāo)準(zhǔn)包裝： | 126 |
| 系列： | DSP563xx |
| 類型： | 定點 |
| 接口： | 主機接口，SSI，SCI |
| 時鐘速率： | 100MHz |
| 非易失內(nèi)存： | ROM（576 B） |
| 芯片上RAM： | 24kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 3.30V |
| 工作溫度： | -40°C ~ 100°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 196-LBGA |
| 供應(yīng)商設(shè)備封裝： | 196-MAPBGA（15x15） |
| 包裝： | 托盤 |
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DSP56303 Technical Data, Rev. 11
Freescale Semiconductor
A-11
M_DI EQU 12
; Data Input
M_DO EQU 13
; Data Output
M_PCE EQU
15
; Prescaled Clock Enable
M_TOF EQU 20
; Timer Overflow Flag
M_TCF EQU 21
; Timer Compare Flag
;
Timer Prescaler Register Bit Flags
M_PS EQU
$600000
; Prescaler Source Mask
M_PS0 EQU
21
M_PS1 EQU
22
;
Timer Control Bits
M_TC0 EQU 4
; Timer Control 0
M_TC1 EQU 5
; Timer Control 1
M_TC2 EQU 6
; Timer Control 2
M_TC3 EQU 7
; Timer Control 3
;------------------------------------------------------------------------
;
EQUATES for Direct Memory Access (DMA)
;
;------------------------------------------------------------------------
;
Register Addresses Of DMA
M_DSTR EQU FFFFF4
; DMA Status Register
M_DOR0 EQU $FFFFF3
; DMA Offset Register 0
M_DOR1 EQU $FFFFF2
; DMA Offset Register 1
M_DOR2 EQU $FFFFF1
; DMA Offset Register 2
M_DOR3 EQU $FFFFF0
; DMA Offset Register 3
;
Register Addresses Of DMA0
M_DSR0 EQU $FFFFEF
; DMA0 Source Address Register
M_DDR0 EQU $FFFFEE
; DMA0 Destination Address Register
M_DCO0 EQU $FFFFED
; DMA0 Counter
M_DCR0 EQU $FFFFEC
; DMA0 Control Register
;
Register Addresses Of DMA1
M_DSR1 EQU $FFFFEB
; DMA1 Source Address Register
M_DDR1 EQU $FFFFEA
; DMA1 Destination Address Register
M_DCO1 EQU $FFFFE9
; DMA1 Counter
M_DCR1 EQU $FFFFE8
; DMA1 Control Register
;
Register Addresses Of DMA2
M_DSR2 EQU $FFFFE7
; DMA2 Source Address Register
M_DDR2 EQU $FFFFE6
; DMA2 Destination Address Register
M_DCO2 EQU $FFFFE5
; DMA2 Counter
M_DCR2 EQU $FFFFE4
; DMA2 Control Register
;
Register Addresses Of DMA4
M_DSR3 EQU $FFFFE3
; DMA3 Source Address Register
M_DDR3 EQU $FFFFE2
; DMA3 Destination Address Register
M_DCO3 EQU $FFFFE1
; DMA3 Counter
M_DCR3 EQU $FFFFE0
; DMA3 Control Register
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PDF描述 |
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參數(shù)描述 |
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