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參數(shù)資料
| 型號： | DS1863 |
| 廠商： | Maxim Integrated Products, Inc. |
| 英文描述： | Burst-Mode PON Controller With Integrated Monitoring |
| 中文描述： | DS1863突發(fā)模式PON控制器，集成監(jiān)控器 |
| 文件頁數(shù)： | 62/258頁 |
| 文件大小： | 1263K |
| 代理商： | DS1863 |
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DS26522 Dual T1/E1/J1 Transceiver
62 of 258
8.10 HDLC Controllers
8.10.1 Receive HDLC Controller
The DS26522 has an enhanced HDLC controller that can be mapped into a single time slot, or Sa4 to Sa8 bits (E1
mode), or the FDL (T1 mode). The HDLC controller has a 64-byte FIFO buffer in both the transmit and receive
paths. The user can select any specific bits within the time slot(s) to assign to the HDLC controller, as well as
specific Sa bits (E1 mode).
The HDLC controller performs all the necessary overhead for generating and receiving performance report
messages (PRMs) as described in ANSI T1.403 and the messages as described in AT&T TR54016. The HDLC
controller automatically generates and detects flags, generates and checks the CRC check sum, generates and
detects abort sequences, stuffs and destuffs zeros, and byte aligns to the data stream. The 64-byte buffers in the
HDLC controller are large enough to allow a full PRM to be received or transmitted without host intervention.
Table 8-28
shows the registers related to the HDLC.
Table 8-28. Registers Related to the HDLC
REGISTER
FRAMER
ADDRESSES
010h
FUNCTION
Receive HDLC Control Register (
RHC
)
Receive HDLC Bit Suppress Register
(
RHBSE
)
Receive HDLC FIFO Control Register
(
RHFC
)
Receive HDLC Packet Bytes Available
Register (
RHPBA
)
Receive HDLC FIFO Register (
RHF
)
Receive Real-Time Status Register 5
(
RRTS5
)
Receive Latched Status Register 5 (
RLS5
)
Mapping of the HDLC to DS0 or FDL.
011h
Receive HDLC bit suppression register.
087h
Determines the length of the receive HDLC
FIFO.
Tells the user how many bytes are available in
the teceive HDLC FIFO.
The actual FIFDO data.
0B5h
0B6h
0B4h
Indicates the FIFO status.
094h
Latched status.
Interrupt mask for interrupt generation for the
latched status.
Miscellaneous transmit HDLC control.
Receive Interrupt Mask Register 5 (
RIM5
)
0A4h
Transmit HDLC Control Register 1(
THC1
)
Transmit HDLC Bit Suppress Register
(
THBSE
)
110h, 310h
111h, 311h
Transmit HDLC bit suppress for bits not to be
used.
HDLC to DS0 channel selection and other
control.
Transmit HDLC Control Register 2 (
THC2
)
113h, 313h
Transmit HDLC FIFO Control Register
(
THFC
)
Transmit Real-Time Status Register 2
(
TRTS2
)
Transmit HDLC Latched Status Register 2
(
TLS2
)
Transmit Interrupt Mask Register 2 (HDLC)
Register (
TIM2
)
Transmit HDLC FIFO Buffer Available
Register (
TFBA
)
Transmit HDLC FIFO Register (
THF
)
187h
Used to control the transmit HDLC FIFO.
1B1h
Indicates the real-time status of the transmit
HDLC FIFO.
191h
Indicates the FIFO status.
1A1h
Interrupt mask for the latched status.
1B3h
Indicates the number of bytes that can be
written into the transmit FIFO.
Transmit HDLC FIFO.
1B4h
Note:
The addresses shown are for Framer 1. The address for Framer 2 can be calculated by adding 200 hex to the framer address.
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