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參數(shù)資料
| 型號： | DS1863 |
| 廠商： | Maxim Integrated Products, Inc. |
| 英文描述： | Burst-Mode PON Controller With Integrated Monitoring |
| 中文描述： | DS1863突發(fā)模式PON控制器，集成監(jiān)控器 |
| 文件頁數(shù)： | 103/258頁 |
| 文件大?。?/td> | 1263K |
| 代理商： | DS1863 |
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DS26522 Dual T1/E1/J1 Transceiver
103 of 258
Register Name:
Description:
Register Address:
Bit #
Name
Default
Bits 5 and 4: Backplane Clock Select 1 and 0 (BPCLK[1:0]).
These bits determine the clock frequency output on
the BPCLK pin.
BPCLK1
BPCLK0
BPCLK FREQUENCY
0
0
2.048MHz
0
1
4.096MHz
1
0
8.192MHz
1
1
16.384MHz
Bit 3: Receive Loss of Signal/Signaling Freeze Select (RLOSSFS).
This bit controls the function of both
AL/RSIGF/FLOS pins. The receive LOS is further selected between framer LOS and LIU LOS by
GTCR2
.2.
0 = AL/RSIGF/FLOS pin outputs RLOS (receive loss)
1 = AL/RSIGF/FLOS pin outputs RSIGF (receive-signaling freeze)
Bit 2: Receive Frame/Multiframe Sync Select (RFMSS).
This bit controls the function of both RMSYNC/RFSYNC
pins.
0 = RMSYNC/RFSYNC pin outputs RFSYNC[1:2] (receive frame sync)
1 = RMSYNC/RFSYNC pin outputs RMSYNC[1:2] (receive multiframe sync)
Bit 1: Transmit Channel Block/Clock Select (TCBCS).
This bit controls the function of both TCHBLK/CLK pins.
0 = TCHBLK/CLK pin outputs TCHBLK (transmit channel block)
1 = TCHBLK/CLK pin outputs TCHCLK (transmit channel clock)
Bit 0: Receive Channel Block/Clock Select (RCBCS).
This bit controls the function of both RCHBLK/CLK pins.
0 = RCHBLK/CLK pin outputs RCHBLK (receive channel block)
1 = RCHBLK/CLK pin outputs RCHCLK (receive channel clock)
Register Name:
GTCR2
Register Description:
Global Transceiver Control Register 2
Register Address:
0F2h
Bit #
7
6
5
4
Name
—
—
—
—
Default
0
0
0
0
Bit 2: LOS Selection (LOSS).
If this bit is set, the AL/RSIGF/FLOS pins can be driven with LIU loss. If reset, the
pins can be driven by framer LOS. The selection of whether to drive AL/RSIGF/FLOS pins with LOS (analog or
digital) or signalling freeze is controlled by
GFCR
.2. This selection affects both ports.
Bit 1: Transmit System Synchronization I/O Select (TSSYNCIOSEL).
If this bit is set to a 1, the TSSYNCIO is
an 8kHz output synchronous to the BPCLK. This “frame pulse” can be used in conjunction with the backplane clock
to provide IBO signals for a system backplane. If this bit is reset, TSSYNCIO is an input. An 8kHz frame pulse is
required for transmit synchronization and IBO operation.
GFCR
Global Framer Control Register
0F1h
7
—
0
6
—
0
5
4
3
2
1
0
BPCLK1
0
BPCLK0
0
RFLOSSFS
0
RFMSS
0
TCBCS
0
RCBCS
0
3
—
0
2
1
0
—
0
LOSS
0
TSSYNCIOSEL
0
相關(guān)PDF資料 |
PDF描述 |
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