參數(shù)資料
型號(hào)： C8051F005DK
廠商： Silicon Laboratories Inc
文件頁(yè)數(shù)： 29/171頁(yè)
文件大?。?/td> 0K
描述： DEV KIT FOR F005/006/007
標(biāo)準(zhǔn)包裝： 1
類型： MCU
適用于相關(guān)產(chǎn)品： Silicon Laboratories C8051 F005/006/007
所含物品： 評(píng)估板，電源，USB 線纜，適配器和文檔
產(chǎn)品目錄頁(yè)面： 626 (CN2011-ZH PDF)
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其它名稱： 336-1188
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C8051F000/1/2/5/6/7
C8051F010/1/2/5/6/7
Figure 17.2. Typical SPI Interconnection
Master
Device
MOSI
Slave
Device
NSS
Slave
Device
NSS
Slave
Device
MISO
SCK
Port
I/O
NSS
VDD
Port
I/O
Port
I/O
17.1.
Signal Descriptions
The four signals used by the SPI (MOSI, MISO, SCK, NSS) are described below.
17.1.1. Master Out, Slave In
The master-out, slave-in (MOSI) signal is an output from a master device and an input to slave devices. It is used to
serially transfer data from the master to the slave. Data is transferred most-significant bit first.
17.1.2. Master In, Slave Out
The master-in, slave-out (MISO) signal is an output from a slave device and an input to the master device. It is used
to serially transfer data from the slave to the master.
Data is transferred most-significant bit first. A SPI slave
places the MISO pin in a high-impedance state when the slave is not selected.
17.1.3. Serial Clock
The serial clock (SCK) signal is an output from the master device and an input to slave devices. It is used to
synchronize the transfer of data between the master and slave on the MOSI and MISO lines.
17.1.4. Slave Select
The slave select (NSS) signal is an input used to select the SPI module when in slave mode by a master, or to
disable the SPI module when in master mode. When in slave mode, it is pulled low to initiate a data transfer and
remains low for the duration of the transfer.
Rev. 1.7
124
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