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參數(shù)資料
| 型號(hào)： | ATTINY13V-10SUR |
| 廠商： | Atmel |
| 文件頁數(shù)： | 118/176頁 |
| 文件大?。?/td> | 0K |
| 描述： | MCU AVR 1KB FLASH 10MHZ 8SOIC |
| 產(chǎn)品培訓(xùn)模塊： | tinyAVR Introduction |
| 標(biāo)準(zhǔn)包裝： | 2,000 |
| 系列： | AVR® ATtiny |
| 核心處理器： | AVR |
| 芯體尺寸： | 8-位 |
| 速度： | 10MHz |
| 外圍設(shè)備： | 欠壓檢測(cè)/復(fù)位，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 6 |
| 程序存儲(chǔ)器容量： | 1KB（512 x 16） |
| 程序存儲(chǔ)器類型： | 閃存 |
| EEPROM 大?。?/td> | 64 x 8 |
| RAM 容量： | 64 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 1.8 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 4x10b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 8-SOIC（0.209"，5.30mm 寬） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | ATTINY13V-10SUR-ND ATTINY13V-10SURTR |
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46
2535J–AVR–08/10
ATtiny13
9.3
Register Description
9.3.1
MCUCR – MCU Control Register
The External Interrupt Control Register A contains control bits for interrupt sense control.
Bits 1, 0 – ISC01, ISC00: Interrupt Sense Control 0 Bit 1 and Bit 0
The External Interrupt 0 is activated by the external pin INT0 if the SREG I-flag and the corre-
sponding interrupt mask are set. The level and edges on the external INT0 pin that activate the
interrupt are defined in Table 9-2 on page 46. The value on the INT0 pin is sampled before
detecting edges. If edge or toggle interrupt is selected, pulses that last longer than one clock
period will generate an interrupt. Shorter pulses are not guaranteed to generate an interrupt. If
low level interrupt is selected, the low level must be held until the completion of the currently
executing instruction to generate an interrupt.
9.3.2
GIMSK – General Interrupt Mask Register
Bits 7, 4:0 – Res: Reserved Bits
These bits are reserved bits in the ATtiny13 and will always read as zero.
Bit 6 – INT0: External Interrupt Request 0 Enable
When the INT0 bit is set (one) and the I-bit in the Status Register (SREG) is set (one), the exter-
nal pin interrupt is enabled. The Interrupt Sense Control0 bits 1/0 (ISC01 and ISC00) in the MCU
Control Register (MCUCR) define whether the external interrupt is activated on rising and/or fall-
ing edge of the INT0 pin or level sensed. Activity on the pin will cause an interrupt request even
if INT0 is configured as an output. The corresponding interrupt of External Interrupt Request 0 is
executed from the INT0 Interrupt Vector.
Bit 5 – PCIE: Pin Change Interrupt Enable
When the PCIE bit is set (one) and the I-bit in the Status Register (SREG) is set (one), pin
change interrupt is enabled. Any change on any enabled PCINT5..0 pin will cause an interrupt.
The corresponding interrupt of Pin Change Interrupt Request is executed from the PCI Interrupt
Vector. PCINT5..0 pins are enabled individually by the PCMSK Register.
Bit
7
65432
10
–
PUD
SE
SM1
SM0
–
ISC01
ISC00
MCUCR
Read/Write
R
R/W
R
R/W
Initial Value
0
00000
00
Table 9-2.
Interrupt 0 Sense Control
ISC01
ISC00
Description
0
The low level of INT0 generates an interrupt request.
0
1
Any logical change on INT0 generates an interrupt request.
1
0
The falling edge of INT0 generates an interrupt request.
1
The rising edge of INT0 generates an interrupt request.
Bit
76543210
–
INT0
PCIE
–––––
GIMSK
Read/Write
R
R/W
RRRRR
Initial Value
00000000
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PDF描述 |
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參數(shù)描述 |
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| ATTINY15 | 制造商:ATMEL 制造商全稱:ATMEL Corporation 功能描述:8-BIT AVR㈢ Microcontroller with 1K Byte Flash |
| ATTINY15(PDIP) | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microcontroller |
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