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參數(shù)資料
| 型號： | AMD-645 |
| 廠商： | ADVANCED MICRO DEVICES INC |
| 元件分類： | 外設(shè)及接口 |
| 英文描述： | Peripheral Bus Controller(外圍總線控制器) |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP208 |
| 封裝： | PLASTIC, QFP-208 |
| 文件頁數(shù)： | 72/242頁 |
| 文件大?。?/td> | 2929K |
| 代理商： | AMD-645 |
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5-26
Functional Operations
AMD-645 Peripheral Bus Controller Data Sheet
21095B/0—June 1997
Preliminary Information
bus controller executes a subtractive decode which directs
the access to the ISA bus.
When a master mode or DMA ISA memory access is generated,
the AMD-645 peripheral bus controller initiates a PCI cycle. IF
DEVSEL# is not asserted within the fast, medium, or slow
sample periods, the AMD-645 peripheral bus controller
executes a subtractive decode which directs the access to the
ISA bus, and IOCHRDY is re-asserted to allow the ISA cycle to
complete.
ISA Memory
All memory accesses below 16 Mbytes not accepted by PCI bus
devices through the assertion of DEVSEL# are directed to the
ISA bus. The AMD-645 peripheral bus controller asserts
DEVSEL# for the cycles and generates standard ISA cycles. It
also provides the data latching and steering logic to allow the
PCI initiator to perform 8-bit, 16-bit, 24-bit, or 32-bit accesses
to either 8-bit or 16-bit ISA memory devices.
Accesses to the PCI bus performed subtractively above 16
Mbytes alias to the 24-bit ISA bus addresses. PCI accesses to
these regions should be performed only if no DMA or master
mode cycles ever access the referenced locations, because a
slot bus memory device may occupy the same aliased address
an PCI bus memory and bus contention would occur.
Access to system ROM is provided in the top 512 Kbytes of the
aliased ISA bus address space for correct reset vectoring.
5.6.3
System ROM Memory Mapping
Setting of the bits in ROM decode control enable different
address ranges to be included in the ROMCS# decode. All PCI
accesses in the highest 512 Kbytes of each 16 Mbyte memory
space (XXF80000h to XXFFFFFFh) are always system ROM
accesses. System ROM accesses are a subset of ISA bus
accesses. Standard ISA bus accesses are generated on system
ROM accesses, with the following differences:
I
ROMCS# is always asserted on system ROM accesses. XDIR
is set to reflect the cycle type, read or write.
Additional ISA bus wait states can be programmed for
system ROM accesses via the ROM Wait States bit of the
ISA Bus Control register.
I
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