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參數(shù)資料
| 型號(hào)： | AMD-645 |
| 廠商： | ADVANCED MICRO DEVICES INC |
| 元件分類： | 外設(shè)及接口 |
| 英文描述： | Peripheral Bus Controller(外圍總線控制器) |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP208 |
| 封裝： | PLASTIC, QFP-208 |
| 文件頁數(shù)： | 169/242頁 |
| 文件大小： | 2929K |
| 代理商： | AMD-645 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁當(dāng)前第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁
Registers
7-43
21095B/0—June 1997
AMD-645 Peripheral Bus Controller Data Sheet
Preliminary Information
The Secondary Sector Size is a read-write control register whose bits 11
–
0
determine the size of each secondary sector. The value of these bits
defaults to 200h.
7.4.3
IDE I/O Registers
The IDE I/O registers comply with the SFF 8038I v. 1.0
standard. The base address of these registers is determined by
configuration register Function 1, offset 09h (see page 7-31).
The command block primary channel is 1F0h–1F7h, while the
secondary channel is 170H–177h. Refer to the specification for
further details.
Primary Channel Command is an I/O register.
Primary Channel Status is an I/O register.
The Primary Channel PRD Table Address is an I/O register.
Secondary Sector Size
Bit 15
Function 1 Offset 69h–68h
11
10
9
RW
Bit 0
14
Reserved
0
13
12
8
7
Number of Bytes per Sector
0
0
6
5
4
3
2
1
Reset
0
0
0
0
0
1
0
0
0
0
0
0
0
Primary Channel Command
Bit 7
Bit Name
Reset
Function 1 Offset 00h
5
Primary Channel Command
6
4
3
2
1
Bit 0
Primary Channel Status
Function 1 Offset 02h
5
Bit 7
6
4
3
2
1
Bit 0
Bit Name
Reset
Primary Channel Status
0
0
0
0
0
0
0
0
Primary Channel PRD Table Address
Bit 31
30
29
Function 1 Offset 07h–04h
24
23
22
Primary Channel PRD Table Address
0
0
0
9
8
7
Primary Channel PRD Table Address
0
0
0
28
27
26
25
21
20
19
18
17
16
Reset
0
0
14
0
13
0
12
0
11
0
10
0
6
0
5
0
4
0
3
0
2
0
1
0
Bit 15
Bit 0
Reset
0
0
0
0
0
0
0
0
0
0
0
0
0
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PDF描述 |
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參數(shù)描述 |
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