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參數(shù)資料
| 型號(hào)： | AMD-645 |
| 廠商： | ADVANCED MICRO DEVICES INC |
| 元件分類(lèi)： | 外設(shè)及接口 |
| 英文描述： | Peripheral Bus Controller(外圍總線控制器) |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP208 |
| 封裝： | PLASTIC, QFP-208 |
| 文件頁(yè)數(shù)： | 120/242頁(yè) |
| 文件大?。?/td> | 2929K |
| 代理商： | AMD-645 |
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6-8
Initialization
AMD-645 Peripheral Bus Controller Data Sheet
21095B/0—June 1997
Preliminary Information
6.3
PCI Function 1 Registers—IDE Control
Table 6-14.
Configuration Space IDE Header Registers
Offset
01h–00h
03h–02h
05h–04h
07h–06h
08h
09h
0Ah
0Bh
0Ch
0Dh
0Eh
0Fh
13h–10h
17h–14h
1Bh–18h
1Fh–1Ch
23h–20h
24h–2Fh
30h–33h
34h–3Ch
3Ch
3Dh
3Eh
3Fh
PCI Header
Default
1106h
0571h
0080h
0280h
—
8Ah
01h
01h
00h
20h
00h
00h
0000_01F0h
0000_03F4h
0000_0170h
0000_0374h
0000C_C01h
00h
00h
00h
0Eh
00h
00h
00h
Access
RO
RO
RW
RW
RO
RW
RO
RO
—
RW
RO
RO
RW
RW
RW
RW
RW
—
—
—
RW
RO
RO
RO
Vendor ID
Device ID
Command
Status
Revision ID (00h = first silicon)
Program Interface
Sub Class Code
Base Class Code
Reserved (Cache Line Size)
Latency Timer
Header Type
Built-In Self Test (BIST)
Base Address—Primary Data/Command
Base Address—Primary Control/Status
Base Address—Secondary Data/Command
Base Address—Secondary Control/Status
Base Address—Bus Master Control
Reserved (unassigned)
Reserved (expansion ROM base address)
Reserved (unassigned)
Interrupt Lines
Interrupt Pin
Minimum Grant
Maximum Latency
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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