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參數(shù)資料
| 型號： | AMD-645 |
| 廠商： | ADVANCED MICRO DEVICES INC |
| 元件分類： | 外設(shè)及接口 |
| 英文描述： | Peripheral Bus Controller(外圍總線控制器) |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP208 |
| 封裝： | PLASTIC, QFP-208 |
| 文件頁數(shù)： | 187/242頁 |
| 文件大?。?/td> | 2929K |
| 代理商： | AMD-645 |
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Registers
7-61
21095B/0—June 1997
AMD-645 Peripheral Bus Controller Data Sheet
Preliminary Information
Bit 0
SCI Enable (SCI_EN)
—This bit determines whether a power management
event generates an SCI or SMI.
0=Generate SMI (default)
1=Generate SCI
Note:
Certain power management events can be programmed individually to
generate an SCI or SMI independent of the setting of this bit. Refer to
the General Purpose SCI Enable and General Purpose SMI Enable
registers at Function 3, offsets 22h and 24h, on page 7-63. Also,
TMR_STS & GBL_STS always generate an SCI and BIOS_STS always
generates an SMI.
Bits 31–24
Extended Timer Value (ETM_VAL)
—This field reads back 0 if the 24-bit timer
option is selected in configuration register Function 3, offset 41h, bit 3
(see page 7-55).
Timer Value (TMR_VAL)
—This read-only field returns the running count of
the power management timer. This timer is a 24-/32-bit counter driven by
a 3.579545-MHz clock derived from an external 14.31818-MHz input when
the system is in the S0 (working) state. The timer is reinitialized to zero
during a reset and continues counting until the 14.31818 MHz input to the
chip is stopped. The clock retains its value when the external timing
source is stopped, and continues to count from that value when the clock
is restarted without a reset.
Bits 23–0
Processor Power Management Registers
Processor Control
Offset 13h-10h
Bits 31–5
Reserved
(always reads 0)
Power Management Timer
Offset 0Bh–08h
RW
Bits 31–24
Bits 23–0
Timer Value
0
Bit Name
Reset
Extended Timer Value
0
RW
Bits 31–5
Reserved
0
Bit 4
TE
0
Bits 3–1
TDC
0
Bit 0
Bit Name
Reset
Reserved
0
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