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參數(shù)資料
| 型號： | AMD-645 |
| 廠商： | ADVANCED MICRO DEVICES INC |
| 元件分類： | 外設(shè)及接口 |
| 英文描述： | Peripheral Bus Controller(外圍總線控制器) |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP208 |
| 封裝： | PLASTIC, QFP-208 |
| 文件頁數(shù)： | 111/242頁 |
| 文件大小： | 2929K |
| 代理商： | AMD-645 |
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Functional Operations
5-65
21095B/0—June 1997
AMD-645 Peripheral Bus Controller Data Sheet
Preliminary Information
5.13.5
System Primary and Secondary Events
Primary system events are distinguished in the PRI_ACT_STS
and PRI_ACT_EN registers. The bit controls in these registers
are summarized in Table 5-19.
Each category can be enabled as a primary event by setting the
corresponding bit of the PRI_ACT_EN register. If enabled, the
occurrence of the primary event reloads the GP0 timer if the
PACT_GP0_EN bit is also set. The cause of the timer reload is
recorded in the corresponding bit of the PRI_ACT_STS
register while the timer is reloaded. If no enabled primary
event occurs during the count down, the GP0 timer will time
out (count down to 0) and the system can be programmed
(setting the GP0TO_EN bit in the GBL_EN register to one) to
trigger an SMI to switch the system to a power down mode.
The AMD-645 peripheral bus controller distinguishes two
kinds of power management interrupt requests, primary and
secondary interrupts. Like other primary events, the
occurrence of a primary interrupt demands that the system be
restored to full processing capability. Secondary interrupts are
typically used for background housekeeping tasks that are
unnoticeable to the user. The AMD-645 peripheral bus
controller allows each channel of interrupt request to be
Table 5-19.
PRI_ACT_STS and PRI_ACT_EN Register Bits
Bit
7
Event
Trigger
Keyboard Access
I/O port 60h
I
/O ports 3F8h-3FFh, 2F8h-2FFh,
3E8h-3EFh, or 2E8h-2EFh
I/O ports 378h-37Fh or 278h-
27Fh
I/O ports 3B0h-3DFh or memory
A/B segments
I/O ports 1F0h-1F7h, 170h-177h,
or 3F5h
6
Serial Port Access
5
Parallel Port Access
4
Video Access
3
IDE/Floppy Access
2
Reserved
1
Primary Interrupts
Each channel of the interrupt
controller can be programmed
as a primary or secondary
interrupt
0
ISA Master/DMA Activity
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