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參數(shù)資料
| 型號： | AM79C978 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | Single-Chip 1/10 Mbps PCI Home Networking Controller |
| 中文描述： | 單芯片的1 / 10 Mbps的家庭網(wǎng)絡(luò)控制器的PCI |
| 文件頁數(shù)： | 91/261頁 |
| 文件大?。?/td> | 3803K |
| 代理商： | AM79C978 |
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Am79C978
91
The PCI bus interface clock (CLK) is not required to be
running while the device is operating in Magic Packet
mode. Either of the INTA, the LED pins, or the PME sig-
nal may be used to indicate the receipt of a Magic
Packet frame when the CLK is stopped. If the system
wishes to stop the CLK, it will do so after enabling the
Magic Packet mode.
CAUTION:
To prevent unwanted interrupts from other
active parts of the controller, care must be taken to
mask all likely interruptible events during Magic Packet
mode. An example would be the interrupts from the
Media Independent Interface, which could occur while
the device is in Magic Packet mode.
IEEE 1149.1 (1990) Test Access Port
Interface
An IEEE 1149.1-compatible boundary scan Test Ac-
cess Port is provided for board-level continuity test and
diagnostics. All digital input, output, and input/output
pins are tested. The following paragraphs summarize
the IEEE 1149.1-compatible test functions imple-
mented in the controller.
Boundary Scan Circuit
The boundary scan test circuit requires four pins (TCK,
TMS, TDI, and TDO), defined as the Test Access Port
(TAP). It includes a finite state machine (FSM), an in-
struction register, a data register array, and a power-on
reset circuit. Internal pull-up resistors are provided for
the TDI, TCK, and TMS pins.
TAP Finite State Machine
The TAP engine is a 16-state finite state machine
(FSM), driven by the Test Clock (TCK), and the Test
Mode Select (TMS) pins. An independent power-on
reset circuit is provided to ensure that the FSM is in the
TEST_LOGIC_RESET state at power-up. Therefore,
the TRST is not provided. The FSM is also reset when
TMS and TDI are high for five TCK periods.
Supported Instructions
In addition to the minimum IEEE 1149.1 requirements
(BYPASS, EXTEST, and SAMPLE instructions), three
additional instructions (IDCODE, TRIBYP, and SET-
BYP) are provided to further ease board-level testing.
All unused instruction codes are reserved. See Table
18 for a summary of supported instructions.
Instruction Register and Decoding Logic
After the TAP FSM is reset, the IDCODE instruction is
always invoked. The decoding logic gives signals to
control the data flow in the data registers according to
the current instruction.
Boundary Scan Register
Each Boundary Scan Register (BSR) cell has two
stages. A flip-flop and a latch are used for the Serial
Shift Stage and the Parallel Output Stage, respectively.
There are four possible operation modes in the BSR
cell shown in Table 19.
Other Data Registers
Other data registers are the following:
1. Bypass register (1 bit)
2. Device ID register (32 bits) (Table 20).
Note:
The content of the Device ID register is the
same as the content of CSR88.
Table 18.
IEEE 1149.1 Supported Instruction
Summary
Instruction
Name
EXTEST
Instruction
Code
0000
Description
External Test
ID Code
Inspection
Sample
Boundary
Force Float
Control
Boundary to
I/0
Bypass Scan
Mode
Test
Selected
Data
Register
BSR
IDCODE
0001
Normal
ID REG
SAMPLE
0010
Normal
BSR
TRIBYP
0011
Normal
Bypass
SETBYP
0100
Test
Bypass
BYPASS
1111
Normal
Bypass
Table 19.
BSR Mode Of Operation
Capture
Shift
Update
System Function
1
2
3
4
Table 20.
Device ID Register
Bits 31-28
Bits 27-12
Version
Part Number (0010 0110 0010 0110)
Manufacturer ID. The 11 bit manufacturer ID
cod for AMD is 00000000001 in accordance
with JEDEC publication 106-A.
Always a logic 1
Bits 11-1
Bit 0
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