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參數(shù)資料
| 型號： | AD9992BBCZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 84/92頁 |
| 文件大小： | 0K |
| 描述： | IC CCD SGNL PROC 12BIT 105CSPBGA |
| 產(chǎn)品變化通告： | AD9992 Discontinuation 22/Feb/2012 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類型： | CCD 信號處理器，12 位 |
| 輸入類型： | 邏輯 |
| 輸出類型： | 邏輯 |
| 接口： | 3 線串口 |
| 電流 - 電源： | 27mA |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 105-LFBGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 105-CSPBGA（8x8） |
| 包裝： | 托盤 |
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AD9992
Rev. C | Page 85 of 92
Address
Data Bits
Default
Value
Update
Type
Mnemonic
Description
[2]
0
VD/SG
SUBCKHP_TOG1_13
Bit 13 for SUBCK HP Toggle 1. For 14-bit H-counter mode.
[3]
0
VD/SG
SUBCKHP_TOG2_13
Bit 13 for SUBCK HP Toggle 2. For 14-bit H-counter mode.
Table 38. Update Control Registers
Address
Data
Bits
Default
Value
Update
Mnemonic
Description
0xB0
[15:0]
1803
SCK
AFE_UPDT_SCK
Each bit corresponds to one address location.
AFE_UPDT_SCK [0] = 1, update Address 0x00 on SL rising edge.
AFE_UPDT_SCK [1] = 1, update Address 0x01 on SL rising edge.
…
AFE_UPDT_SCK [15] = 1, update Address 0x0F on SL rising edge.
0xB1
[15:0]
E7FC
SCK
AFE_UPDT_VD
Each bit corresponds to one address location.
AFE_UPDT_VD [0] = 1, update Address 0x00 on VD rising edge.
AFE_UPDT_VD [1] = 1, update Address 0x01 on VD rising edge.
…
AFE_UPDT_VD [15] = 1, update Address 0x0F on VD rising edge.
0xB2
[15:0]
F8FD
SCK
MISC_UPDT_SCK
Enable SCK update of miscellaneous registers, Address 0x10 to
Address 0x1F.
0xB3
[15:0]
0702
SCK
MISC_UPDT_VD
Enable VD update of miscellaneous registers, Address 0x10 to
Address 0x1F.
0xB4
[15:0]
FFF9
SCK
VDHD_UPDT_SCK
Enable SCK update of VDHD registers, Address 0x20 to Address 0x2F.
0xB5
[15:0]
0006
SCK
VDHD_UPDT_VD
Enable VD update of VDHD registers, Address 0x20 to Address 0x2F.
Table 39. Extra Registers
Address
Data
Bits
Default
Value
Update
Mnemonic
Description
0xD4
[0]
0
SCK
TEST
Test mode only. Set to 0.
[1]
0
GPO_INT_EN
Allow observation of internal signals at GPO5 to GPO8 outputs:
GPO5: OUTCONTROL.
GPO6: HBLK.
GPO7: CLPOB.
GPO8: PBLK.
[9:2]
0
TEST
Test mode only. Set to 0.
0xD7
[0]
0
SCK
TEST
Test mode only. Set to 0.
[1]
0
XV24_SWAP
Set to 1 to change the V-driver output configuration so that XV15 is
output on the XV24 output pin. Useful with special vertical sequence
alternation mode when the XV24 register is reserved for pattern selection.
0xD8
[27:0]
0
SCK
START
Recommended start-up register. Should be set to 0x888.
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