參數(shù)資料
型號(hào)： AD9992BBCZ
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 22/92頁(yè)
文件大?。?/td> 0K
描述： IC CCD SGNL PROC 12BIT 105CSPBGA
產(chǎn)品變化通告： AD9992 Discontinuation 22/Feb/2012
標(biāo)準(zhǔn)包裝： 1
類(lèi)型： CCD 信號(hào)處理器，12 位
輸入類(lèi)型： 邏輯
輸出類(lèi)型： 邏輯
接口： 3 線串口
電流 - 電源： 27mA
安裝類(lèi)型： 表面貼裝
封裝/外殼： 105-LFBGA，CSPBGA
供應(yīng)商設(shè)備封裝： 105-CSPBGA（8x8）
包裝： 托盤(pán)
AD9992
Rev. C | Page 29 of 92
VERTICAL SEQUENCES (VSEQ)
The vertical sequences are created by selecting one of the V-pattern
groups and adding repeats, start position, horizontal clamping,
and blanking information. The V-sequences are programmed
using the registers shown in Table 14. Figure 35 shows how
the different registers are used to generate each V-sequence.
The VPATSELA, VPATSELB, VPATSELC, and VPATSELD
registers select which V-pattern is used in a given V-sequence.
Having four groups available allows different vertical outputs to
be mapped to different V-patterns. The selected V-pattern group
can have repetitions added for high speed line shifts or for line
binning by using the VREP registers for odd and even lines.
Generally, the same number of repetitions is programmed
into both registers. If a different number of repetitions is required
on odd and even lines, separate values can be used for each
and HBLK section). The VSTARTA and VSTARTB registers
specify where in the line the V-pattern group starts. The
VMASK_EN register is used with the FREEZE/RESUME
registers to enable optional masking of the V-outputs. Either or
both of the FREEZE1/RESUME1 and FREEZE2/RESUME2
registers can be enabled.
The line length (in pixels) is programmable using the HDLEN
registers. Each V-sequence can have a different line length to
accommodate various image readout techniques. The maximum
number of pixels per line is 8192. The last line of the field is
programmed separately using the HDLASTLEN register, which
is located in the field register section.
VREP 3
HD
XV1 TO XV24
V-PATTERN GROUP
1
3
CLPOB
HBLK
2
44
VREP 2
5
6
PROGRAMMABLE SETTINGS FOR EACH VERTICAL SEQUENCE:
1START POSITION IN THE LINE OF SELECTED V-PATTERN GROUP.
2HD LINE LENGTH.
3V-PATTERN SELECT (VPATSEL) TO SELECT ANY V-PATTERN GROUP.
4NUMBER OF REPETITIONS OF THE V-PATTERN GROUP (IF NEEDED).
5START POLARITY AND TOGGLE POSITIONS FOR CLPOB AND PBLK SIGNALS.
6MASKING POLARITY AND TOGGLE POSITIONS FOR HBLK SIGNAL.
05
89
1
-03
5
Figure 35. V-Sequence Programmability
相關(guān)PDF資料
PDF描述
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VI-JN2-IZ-B1 CONVERTER MOD DC/DC 15V 25W
VI-JN2-IY-F4 CONVERTER MOD DC/DC 15V 50W
VI-JN2-IY-F3 CONVERTER MOD DC/DC 15V 50W
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參數(shù)描述
AD9992BBCZRL 功能描述:IC CCD SGNL PROC 12BIT 105CSPBGA RoHS:是 類(lèi)別:集成電路 (IC) >> 接口 - 傳感器和探測(cè)器接口 系列:- 其它有關(guān)文件:Automotive Product Guide 產(chǎn)品培訓(xùn)模塊:Lead (SnPb) Finish for COTS Obsolescence Mitigation Program 標(biāo)準(zhǔn)包裝:74 系列:- 類(lèi)型:觸控式傳感器 輸入類(lèi)型:數(shù)字 輸出類(lèi)型:數(shù)字 接口:JTAG，串行 電流 - 電源:100µA 安裝類(lèi)型:表面貼裝 封裝/外殼:20-TSSOP（0.173"，4.40mm 寬） 供應(yīng)商設(shè)備封裝:20-TSSOP 包裝:管件
AD9993BBCZ 功能描述:IC MIXED-SIGNAL FRONT END 196BGA 制造商:analog devices inc. 系列:- 包裝:托盤(pán) 零件狀態(tài):在售 類(lèi)型:ADC，DAC 輸入類(lèi)型:LVDS 輸出類(lèi)型:LVDS 接口:SPI 電流 - 電源:- 工作溫度:- 安裝類(lèi)型:表面貼裝 封裝/外殼:196-LFBGA，CSPBGA 供應(yīng)商器件封裝:196-CSPBGA（12x12） 標(biāo)準(zhǔn)包裝:1
AD9993BBCZRL 功能描述:IC MIXED-SIGNAL FRONT END 196BGA 制造商:analog devices inc. 系列:- 包裝:帶卷（TR） 零件狀態(tài):在售 類(lèi)型:ADC，DAC 輸入類(lèi)型:LVDS 輸出類(lèi)型:LVDS 接口:SPI 電流 - 電源:- 工作溫度:- 安裝類(lèi)型:表面貼裝 封裝/外殼:196-LFBGA，CSPBGA 供應(yīng)商器件封裝:196-CSPBGA（12x12） 標(biāo)準(zhǔn)包裝:1,500
AD9993-EBZ 功能描述:EVAL BOARD MXFE AD9993 制造商:analog devices inc. 系列:* 零件狀態(tài):在售 標(biāo)準(zhǔn)包裝:1
AD9994 制造商:AD 制造商全稱(chēng):Analog Devices 功能描述:12-Bit CCD Signal Processor with Precision Timing Generator
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