tDS
參數(shù)資料
型號(hào)： AD9547BCPZ-REEL7
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 55/104頁(yè)
文件大?。?/td> 0K
描述： IC CLOCK GEN/SYNCHRONIZR 64LFCSP
產(chǎn)品變化通告： AD9547 Mask Change 20/Oct/2010
標(biāo)準(zhǔn)包裝： 750
類型： 時(shí)鐘/頻率發(fā)生器，同步器
PLL： 是
主要目的： 以太網(wǎng)，SONET/SDH，Stratum
輸入： CMOS，LVDS，LVPECL
輸出： CMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 2:2
差分 - 輸入:輸出： 是/是
頻率 - 最大： 750kHz
電源電壓： 1.71 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 64-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 64-LFCSP-VQ（9x9）
包裝： 帶卷 (TR)
AD9547
Data Sheet
Rev. E | Page 54 of 104
Table 34. Serial Control Port Timing
Parameter
Description
tDS
Setup time betweendata and the rising edge of SCLK.
tDH
Hold time betweendata and the risingedge of SCLK.
tCLK
Periodof the clock.
tS
Setup time between the CS falling edge and SCLK rising edge (start of the communication cycle).
tC
Setup time between the SCLK risingedge and the CS rising edge (end of the communicationcycle). To ensure that
SDIO/SDO do not tristate before the last data bit (D0) is read, it is recommendedthat a SCLK cycle be used for tc.
tHIGH
Minimum periodthat SCLK should be in a logic high state.
tLOW
Minimum periodthat SCLK should be in a logic low state.
tDV
SCLK to valid SDIO and SDO (see Figure 56).
相關(guān)PDF資料
PDF描述
AD9548BCPZ-REEL7 IC CLOCK GEN/SYNCHRONIZR 88LFCSP
AD9549ABCPZ-REEL7 IC CLOCK GEN/SYNCHRONIZR 64LFCSP
AD9550BCPZ-REEL7 IC INTEGER-N TRANSLATOR 32-LFCSP
AD9551BCPZ IC CLOCK GEN MULTISERV 40-LFCSP
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參數(shù)描述
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AD9548BCPZ-REEL7 功能描述:IC CLOCK GEN/SYNCHRONIZR 88LFCSP RoHS:是 類別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 專用 系列:- 標(biāo)準(zhǔn)包裝:28 系列:- 類型:時(shí)鐘/頻率發(fā)生器 PLL:是 主要目的:Intel CPU 服務(wù)器 輸入:時(shí)鐘 輸出:LVCMOS 電路數(shù):1 比率 - 輸入:輸出:3:22 差分 - 輸入:輸出:無(wú)/是 頻率 - 最大:400MHz 電源電壓:3.135 V ~ 3.465 V 工作溫度:0°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:64-TFSOP （0.240"，6.10mm 寬） 供應(yīng)商設(shè)備封裝:64-TSSOP 包裝:管件
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