參數(shù)資料
型號： AD9522-5BCPZ
廠商： Analog Devices Inc
文件頁數(shù)： 4/76頁
文件大?。?/td> 0K
描述： IC CLOCK GEN 2.4GHZ 64LFCSP
標準包裝： 1
類型： 時鐘發(fā)生器，扇出配送
PLL： 是
輸入： CMOS，LVDS，LVPECL
輸出： CMOS，LVDS
電路數(shù)： 1
比率 - 輸入:輸出： 2:12，2:24
差分 - 輸入:輸出： 是/是
頻率 - 最大： 2.4GHz
除法器/乘法器： 是/無
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 64-VFQFN 裸露焊盤，CSP
供應商設備封裝： 64-LFCSP-VQ（9x9）
包裝： 托盤
AD9522-5
Rev. 0 | Page 12 of 76
SERIAL CONTROL PORT—IC MODE
Table 11.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
SDA, SCL (WHEN INPUTTING DATA)
Input Logic 1 Voltage
0.7 × VS
V
Input Logic 0 Voltage
0.3 × VS
V
Input Current with an Input Voltage Between
0.1 × VS and 0.9 × VS
10
+10
μA
Hysteresis of Schmitt Trigger Inputs
0.015 × VS
V
Pulse Width of Spikes That Must Be Suppressed by
the Input Filter, tSPIKE
50
ns
SDA (WHEN OUTPUTTING DATA)
Output Logic 0 Voltage at 3 mA Sink Current
0.4
V
Output Fall Time from VIHMIN to VILMAX with a Bus
Capacitance from 10 pF to 400 pF
20 + 0.1 Cb
250
ns
Cb = capacitance of one bus line in pF
TIMING
Note that all I2C timing values refer
to VIHMIN (0.3 × VS) and VILMAX levels
(0.7 × VS)
Clock Rate (SCL, fI2C)
400
kHz
Bus Free Time Between a Stop and Start Condition, tIDLE
1.3
μs
Setup Time for a Repeated Start Condition, tSET; STR
0.6
μs
Hold Time (Repeated) Start Condition (After This Period,
the First Clock Pulse Is Generated), tHLD; STR
0.6
μs
Setup Time for Stop Condition, tSET; STP
0.6
μs
Low Period of the SCL Clock, tLOW
1.3
μs
High Period of the SCL Clock, tHIGH
0.6
μs
SCL, SDA Rise Time, tRISE
20 + 0.1 Cb
300
ns
Cb = capacitance of one bus line in pF
SCL, SDA Fall Time, tFALL
20 + 0.1 Cb
300
ns
Cb = capacitance of one bus line in pF
Data Setup Time, tSET; DAT
120
ns
This is a minor deviation from the
original IC specification of 100 ns
minimum
Data Hold Time, tHLD; DAT
140
880
ns
This is a minor deviation from the
original IC specification of 0 ns
Capacitive Load for Each Bus Line, Cb
400
pF
1 According to the original I2C specification, an I2C master must also provide a minimum hold time of 300 ns for the SDA signal to bridge the undefined region of the SCL
falling edge.
相關PDF資料
PDF描述
AD9523-1BCPZ-REEL7 IC INTEGER-N CLCK GEN 72LFCSP
AD9523BCPZ IC INTEGER-N CLCK GEN 72LFCSP
AD9524BCPZ IC INTEGER-N CLCK GEN 48LFCSP
AD9540BCPZ-REEL7 IC CLOCK GEN/SYNTHESIZER 48LFCSP
AD9547BCPZ-REEL7 IC CLOCK GEN/SYNCHRONIZR 64LFCSP
相關代理商/技術參數(shù)
參數(shù)描述
AD9522-5BCPZ-REEL7 功能描述:IC CLOCK GEN 2.4GHZ 64LFCSP RoHS:是 類別:集成電路 (IC) >> 時鐘/計時 - 時鐘發(fā)生器，PLL，頻率合成器 系列:- 標準包裝:2,000 系列:- 類型:PLL 時鐘發(fā)生器 PLL:帶旁路 輸入:LVCMOS，LVPECL 輸出:LVCMOS 電路數(shù):1 比率 - 輸入:輸出:2:11 差分 - 輸入:輸出:是/無 頻率 - 最大:240MHz 除法器/乘法器:是/無 電源電壓:3.135 V ~ 3.465 V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:32-LQFP 供應商設備封裝:32-TQFP（7x7） 包裝:帶卷 (TR)
AD9523 制造商:AD 制造商全稱:Analog Devices 功能描述:Jitter Cleaner and Clock Generator with 14 Differential or 29 LVCMOS Outputs
AD9523/PCBZ 功能描述:BOARD EVAL FOR AD9523 RoHS:是 類別:編程器，開發(fā)系統(tǒng) >> 評估演示板和套件 系列:- 標準包裝:1 系列:- 主要目的:電信，線路接口單元（LIU） 嵌入式:- 已用 IC / 零件:IDT82V2081 主要屬性:T1/J1/E1 LIU 次要屬性:- 已供物品:板，電源，線纜，CD 其它名稱:82EBV2081
AD9523-1/PCBZ 功能描述:BOARD EVAL FOR AD9523-1 RoHS:是 類別:編程器，開發(fā)系統(tǒng) >> 評估演示板和套件 系列:- 標準包裝:1 系列:PSoC® 主要目的:電源管理，熱管理 嵌入式:- 已用 IC / 零件:- 主要屬性:- 次要屬性:- 已供物品:板，CD，電源
AD9523-1BCPZ 功能描述:IC INTEGER-N CLCK GEN 72LFCSP RoHS:是 類別:集成電路 (IC) >> 時鐘/計時 - 專用 系列:- 標準包裝:1 系列:- 類型:時鐘/頻率發(fā)生器，多路復用器 PLL:是 主要目的:存儲器，RDRAM 輸入:晶體 輸出:LVCMOS 電路數(shù):1 比率 - 輸入:輸出:1:2 差分 - 輸入:輸出:無/是 頻率 - 最大:400MHz 電源電壓:3 V ~ 3.6 V 工作溫度:0°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:16-TSSOP（0.173"，4.40mm 寬） 供應商設備封裝:16-TSSOP 包裝:Digi-Reel® 其它名稱:296-6719-6
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