參數(shù)資料
型號(hào)： AD9522-3/PCBZ
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 5/84頁(yè)
文件大小： 0K
描述： BOARD EVAL FOR AD9522-3 CLK GEN
設(shè)計(jì)資源： AD9522 Eval Board Schematic
AD9522 BOM
標(biāo)準(zhǔn)包裝： 1
主要目的： 計(jì)時(shí)，時(shí)鐘發(fā)生器
嵌入式： 否
已用 IC / 零件： AD9522-3
主要屬性： 12 LVDS/24 CMOS 輸出，2 GHz VCO
次要屬性： I²C & SPI 接口
已供物品： 板
AD9522-3
Rev. 0 | Page 13 of 84
SERIAL CONTROL PORT—IC MODE
Table 14.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
SDA, SCL (WHEN INPUTTING DATA)
Input Logic 1 Voltage
0.7 × VS
V
Input Logic 0 Voltage
0.3 × VS
V
Input Current with an Input Voltage Between
0.1 × VS and 0.9 × VS
10
+10
μA
Hysteresis of Schmitt Trigger Inputs
0.015 × VS
V
Pulse Width of Spikes That Must Be Suppressed by
the Input Filter, tSPIKE
50
ns
SDA (WHEN OUTPUTTING DATA)
Output Logic 0 Voltage at 3 mA Sink Current
0.4
V
Output Fall Time from VIHMIN to VILMAX with a Bus
Capacitance from 10 pF to 400 pF
20 + 0.1 Cb
250
ns
Cb = capacitance of one bus line in pF
TIMING
Note that all I2C timing values refer
to VIHMIN (0.3 × VS) and VILMAX levels
(0.7 × VS)
Clock Rate (SCL, fI2C)
400
kHz
Bus Free Time Between a Stop and Start Condition, tIDLE
1.3
μs
Setup Time for a Repeated Start Condition, tSET; STR
0.6
μs
Hold Time (Repeated) Start Condition (After This Period,
the First Clock Pulse Is Generated), tHLD; STR
0.6
μs
Setup Time for Stop Condition, tSET; STP
0.6
μs
Low Period of the SCL Clock, tLOW
1.3
μs
High Period of the SCL Clock, tHIGH
0.6
μs
SCL, SDA Rise Time, tRISE
20 + 0.1 Cb
300
ns
SCL, SDA Fall Time, tFALL
20 + 0.1 Cb
300
ns
Data Setup Time, tSET; DAT
120
ns
This is a minor deviation from the
original IC specification of 100 ns
minimum
Data Hold Time, tHLD; DAT
140
880
ns
This is a minor deviation from the
original IC specification of 0 ns
minimum1
Capacitive Load for Each Bus Line, Cb
400
pF
1 According to the original I2C specification, an I2C master must also provide a minimum hold time of 300 ns for the SDA signal to bridge the undefined region of the SCL
falling edge.
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PDF描述
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AD9522-5 制造商:AD 制造商全稱:Analog Devices 功能描述:12 LVDS/24 CMOS Output Clock Generator
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