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參數(shù)資料
| 型號： | AD9522-3/PCBZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 44/84頁 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR AD9522-3 CLK GEN |
| 設計資源： | AD9522 Eval Board Schematic AD9522 BOM |
| 標準包裝： | 1 |
| 主要目的： | 計時，時鐘發(fā)生器 |
| 嵌入式： | 否 |
| 已用 IC / 零件： | AD9522-3 |
| 主要屬性： | 12 LVDS/24 CMOS 輸出，2 GHz VCO |
| 次要屬性： | I²C & SPI 接口 |
| 已供物品： | 板 |
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AD9522-3
Rev. 0 | Page 49 of 84
PLL Power-Down
The PLL section of the AD9522 can be selectively powered
down. There are two PLL power-down modes set by
Register 0x010[1:0]: asynchronous and synchronous.
In asynchronous power-down mode, the device powers down as
soon as the registers are updated. In synchronous power-down
mode, the PLL power-down is gated by the charge pump to
prevent unwanted frequency jumps. The device goes into power-
down on the occurrence of the next charge pump event after the
registers are updated.
Distribution Power-Down
The distribution section can be powered down by writing
0x230[1] = 1b, which turns off the bias to the distribution
section. If the LVDS power-down mode is normal operation
(0b), it is possible for a low impedance load on that LVDS
output to draw significant current during this power-down. If
the LVDS power-down mode is set to 1b, the LVDS output is
not protected from reverse bias and can be damaged under
certain termination conditions.
Individual Clock Output Power-Down
Any of the clock distribution outputs can be put
into power-down mode by individually writing to the
appropriate registers. The register map details the individual
power-down settings for each output. These settings are found
in Register 0x0F0[0] to Register 0x0FB[0].
Individual Clock Channel Power-Down
Any of the clock distribution channels can be powered down
individually by writing to the appropriate registers. Powering
down a clock channel is similar to powering down an individual
driver, but it saves more power because the dividers are also
powered down. Powering down a clock channel also automatically
powers down the drivers connected to it. The register map
details the individual power-down settings for each output
channel. These settings are found in 0x192[2], 0x195[2],
0x198[2], and 0x19B[2].
相關PDF資料 |
PDF描述 |
|---|---|
| FCBP110LD1L03S | KIT 3M LASERWIRE SFP+ |
| VE-J4D-EZ-S | CONVERTER MOD DC/DC 85V 25W |
| AD9520-2/PCBZ | BOARD EVAL AD9520-2 |
| AD9516-5/PCBZ | BOARD EVAL FOR AD9516-5 2.5GHZ |
| FCBP110LD1L05 | CABLE 10.5GBPS 5M LASERWIRE |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| AD9522-4 | 制造商:AD 制造商全稱:Analog Devices 功能描述:12 LVDS/24 CMOS Output Clock Generator with Integrated 1.6 GHz VCO |
| AD9522-4/PCBZ | 功能描述:BOARD EVAL FOR AD9522-4 CLK GEN RoHS:是 類別:編程器，開發(fā)系統(tǒng) >> 評估演示板和套件 系列:- 標準包裝:1 系列:PSoC® 主要目的:電源管理，熱管理 嵌入式:- 已用 IC / 零件:- 主要屬性:- 次要屬性:- 已供物品:板，CD，電源 |
| AD9522-4BCPZ | 功能描述:IC CLOCK GEN 1.6GHZ VCO 64LFCSP RoHS:是 類別:集成電路 (IC) >> 時鐘/計時 - 時鐘發(fā)生器，PLL，頻率合成器 系列:- 標準包裝:1,000 系列:Precision Edge® 類型:時鐘/頻率合成器 PLL:無 輸入:CML，PECL 輸出:CML 電路數(shù):1 比率 - 輸入:輸出:2:1 差分 - 輸入:輸出:是/是 頻率 - 最大:10.7GHz 除法器/乘法器:無/無 電源電壓:2.375 V ~ 3.6 V 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:16-VFQFN 裸露焊盤，16-MLF? 供應商設備封裝:16-MLF?（3x3） 包裝:帶卷 (TR) 其它名稱:SY58052UMGTRSY58052UMGTR-ND |
| AD9522-4BCPZ-REEL7 | 功能描述:IC CLOCK GEN 1.6GHZ VCO 64LFCSP RoHS:是 類別:集成電路 (IC) >> 時鐘/計時 - 時鐘發(fā)生器，PLL，頻率合成器 系列:- 標準包裝:2,000 系列:- 類型:PLL 時鐘發(fā)生器 PLL:帶旁路 輸入:LVCMOS，LVPECL 輸出:LVCMOS 電路數(shù):1 比率 - 輸入:輸出:2:11 差分 - 輸入:輸出:是/無 頻率 - 最大:240MHz 除法器/乘法器:是/無 電源電壓:3.135 V ~ 3.465 V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:32-LQFP 供應商設備封裝:32-TQFP（7x7） 包裝:帶卷 (TR) |
| AD9522-5 | 制造商:AD 制造商全稱:Analog Devices 功能描述:12 LVDS/24 CMOS Output Clock Generator |
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