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參數(shù)資料
| 型號： | AD9522-2/PCBZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 5/84頁 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR AD9522-2 CLK GEN |
| 設計資源： | AD9522 Eval Board Schematic AD9522 BOM |
| 標準包裝： | 1 |
| 主要目的： | 計時，時鐘發(fā)生器 |
| 嵌入式： | 否 |
| 已用 IC / 零件： | AD9522-2 |
| 主要屬性： | 12 LVDS/24 CMOS 輸出，2.2 GHz VCO |
| 次要屬性： | I²C & SPI 接口 |
| 已供物品： | 板 |
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AD9522-2
Rev. 0 | Page 13 of 84
SERIAL CONTROL PORT—IC MODE
Table 14.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
SDA, SCL (WHEN INPUTTING DATA)
Input Logic 1 Voltage
0.7 × VS
V
Input Logic 0 Voltage
0.3 × VS
V
Input Current with an Input Voltage Between
0.1 × VS and 0.9 × VS
10
+10
μA
Hysteresis of Schmitt Trigger Inputs
0.015 × VS
V
Pulse Width of Spikes That Must Be Suppressed by
the Input Filter, tSPIKE
50
ns
SDA (WHEN OUTPUTTING DATA)
Output Logic 0 Voltage at 3 mA Sink Current
0.4
V
Output Fall Time from VIHMIN to VILMAX with a Bus
Capacitance from 10 pF to 400 pF
20 + 0.1 Cb
250
ns
Cb = capacitance of one bus line in pF
TIMING
Note that all I2C timing values refer
to VIHMIN (0.3 × VS) and VILMAX levels
(0.7 × VS)
Clock Rate (SCL, fI2C)
400
kHz
Bus Free Time Between a Stop and Start Condition, tIDLE
1.3
μs
Setup Time for a Repeated Start Condition, tSET; STR
0.6
μs
Hold Time (Repeated) Start Condition (After This Period,
the First Clock Pulse Is Generated), tHLD; STR
0.6
μs
Setup Time for Stop Condition, tSET; STP
0.6
μs
Low Period of the SCL Clock, tLOW
1.3
μs
High Period of the SCL Clock, tHIGH
0.6
μs
SCL, SDA Rise Time, tRISE
20 + 0.1 Cb
300
ns
Cb = capacitance of one bus line in pF
SCL, SDA Fall Time, tFALL
20 + 0.1 Cb
300
ns
Cb = capacitance of one bus line in pF
Data Setup Time, tSET; DAT
120
ns
This is a minor deviation from the
original IC specification of 100 ns
minimum
Data Hold Time, tHLD; DAT
140
880
ns
This is a minor deviation from the
original IC specification of 0 ns
minimum1
Capacitive Load for Each Bus Line, Cb
400
pF
1 According to the original I2C specification, an I2C master must also provide a minimum hold time of 300 ns for the SDA signal to bridge the undefined region of the SCL
falling edge.
相關PDF資料 |
PDF描述 |
|---|---|
| FCBP110LD1L03 | CABLE 10.5GBPS 3M LASERWIRE |
| MCP121T-240E/TT | IC SUPERVISOR 2.32V LOW SOT-23B |
| AD9522-1/PCBZ | BOARD EVAL FOR AD9522-1 CLK GEN |
| VE-J4H-EZ-S | CONVERTER MOD DC/DC 52V 25W |
| ADCLK914/PCBZ | BOARD EVAL FOR ADCLK914 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| AD9522-3 | 制造商:AD 制造商全稱:Analog Devices 功能描述:12 LVDS/24 CMOS Output Clock Generator with Integrated 2 GHz VCO |
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| AD9522-3BCPZ | 功能描述:IC CLOCK GEN 2GHZ VCO 64LFCSP RoHS:是 類別:集成電路 (IC) >> 時鐘/計時 - 時鐘發(fā)生器，PLL，頻率合成器 系列:- 標準包裝:1,000 系列:Precision Edge® 類型:時鐘/頻率合成器 PLL:無 輸入:CML，PECL 輸出:CML 電路數(shù):1 比率 - 輸入:輸出:2:1 差分 - 輸入:輸出:是/是 頻率 - 最大:10.7GHz 除法器/乘法器:無/無 電源電壓:2.375 V ~ 3.6 V 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:16-VFQFN 裸露焊盤，16-MLF? 供應商設備封裝:16-MLF?（3x3） 包裝:帶卷 (TR) 其它名稱:SY58052UMGTRSY58052UMGTR-ND |
| AD9522-3BCPZ-REEL7 | 功能描述:IC CLOCK GEN 2GHZ VCO 64LFCSP RoHS:是 類別:集成電路 (IC) >> 時鐘/計時 - 時鐘發(fā)生器，PLL，頻率合成器 系列:- 標準包裝:2,000 系列:- 類型:PLL 時鐘發(fā)生器 PLL:帶旁路 輸入:LVCMOS，LVPECL 輸出:LVCMOS 電路數(shù):1 比率 - 輸入:輸出:2:11 差分 - 輸入:輸出:是/無 頻率 - 最大:240MHz 除法器/乘法器:是/無 電源電壓:3.135 V ~ 3.465 V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:32-LQFP 供應商設備封裝:32-TQFP（7x7） 包裝:帶卷 (TR) |
| AD9522-4 | 制造商:AD 制造商全稱:Analog Devices 功能描述:12 LVDS/24 CMOS Output Clock Generator with Integrated 1.6 GHz VCO |
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