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參數(shù)資料
| 型號： | 30044-23 |
| 廠商： | NATIONAL SEMICONDUCTOR CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | Low Power Integrated x86-Compatible with MMX Support 32-Bit Geode GXm Processor(低功耗集成兼容X86帶有MMX的32位 Geode GXm技術(shù)處理器) |
| 中文描述： | 32-BIT, 200 MHz, MICROPROCESSOR, CPGA320 |
| 封裝： | SPGA-320 |
| 文件頁數(shù)： | 57/244頁 |
| 文件大?。?/td> | 4496K |
| 代理商： | 30044-23 |
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Revision 3.1
57
www.national.com
Processor Programming (
Continued
)
G
Table 3-17. TR5-TR3 Bit Definitions
Bit
Name
Description
TR5 Register (R/W)
11:4
Line Selection
Line Selection:
Physical address bits 11-4 used to select one of 256 lines.
Set/DWord Selection:
Cache read: Selects which of the four sets in the cache is used as the source for data
transferred to the cache flush buffer.
Cache write: Selects which of the four sets in the cache is used as the destination for data transferred
from the cache fill buffer.
Flush buffer read: Selects which of the four Dword in the flush buffer is
used during a TR3 read.
Fill buffer write: Selects which of the four Dword in the fill buffer is written during a TR3 write.
Control Bits:
If = 00: flush read or fill buffer write.
If = 01: cache write.
If = 10: cache read.
If = 11: cache flush.
3:2
Set/DWORD
1:0
Control Bits
TR4 Register (R/W)
31:12
Upper Tag
Address
Upper Tag Address:
Cache read: Upper 20 bits of tag address of the selected entry.
Cache write: Data written into the upper 20 bits of the tag address of the selected entry.
Valid Bit:
Cache read: Valid bit for the selected entry.
Cache write: Data written into the valid bit for the selected entry.
LRU Bits:
Cache read: The LRU bits for the selected line.
xx1 = Set 0 or Set 1 most recently accessed.
xx0 = Set 2 or Set 3 most recently accessed.
x1x = Most recent access to Set 0 or Set 1 was to Set 0.
x0x = Most recent access to Set 0 or Set 1 was to Set 1.
1xx = Most recent access to Set 2 or Set 3 was to Set 2.
0xx = Most recent access to Set 2 or Set 3 was to Set 3.
Cache write: Ignored.
Dirty Bits:
Cache read: The dirty bits for the selected entry (one bit per DWord).
Cache write: Data written into the dirty bits for the selected entry.
Reserved:
Set to 0.
10
Valid Bit
9:7
LRU Bits
6:3
Dirty Bits
2:0
RSVD
TR3 Register (R/W)
31:0
Cache Data
Cache Data:
Flush buffer read: Data accessed from the cache flush buffer.
Fill buffer write: Data to be written into the cache fill buffer.
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PDF描述 |
|---|---|
| 30046-23 | Low Power Integrated x86-Compatible 32-Bit Geode GXLV Processor(低功耗集成兼容X86的32位 Geode GXLV技術(shù)處理器) |
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