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參數(shù)資料
| 型號： | ZR36504 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Video & Audio Interface solution via USB |
| 中文描述： | 視頻 |
| 文件頁數(shù)： | 22/74頁 |
| 文件大?。?/td> | 298K |
| 代理商： | ZR36504 |
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ZORAN Corporation
USBvision II Data Decoder
November-99
Page 22 of 22
EEPROM Read/Write Registers:
Reg.
Address
14
EE_DATA
15
EE_LSBAD
16
EE_CONT
Reg. Name
Function
Default
Value
00H
00H
00H or
xxx0000
(when no
EPROM)
d7-d0: EEPROM byte to be Written/Read
d7-d0: 8-LSbits of byte address in EEPROM
d2-d0: 3-MSbits of byte address in EEPROM
d3: EE_DIR ('0' = Write, '1' = Read)
d4: EE_GO/EE_BUSY
d7-d5: EE_CLK_FORCE (This field is Read-Only)
DRAM and Memory Buffers Setup Registers:
Reg.
Address
18
DRM_CONT
Reg. Name
Function
Default
Value
00H
d0: REF ('0' = 8.2ms, '1' = 128ms refresh rate)
d1: DRAM_SIZE. '0' selects 4M, '1' selects 16M
d2: RES_UR Restart video out buff. read logic
d3: RES_FDL Restart video-frame-delay logic
d4: RES_VDW Restart vid.out buff. write logic
d5: Bit 9 of UR_1ST_ROW parameter (16M only)
also Bit 9 of VDW_1ST_ROW parameter (16M only)
d6: Bit 9 of UR_LST_ROW parameter (16M only)
also Bit 9 of VDW_LST_ROW parameter (16M only)
d7: DRM_COL_SLCT for UR/VDW_LST_ROW
d0: Bit 8 of UR_1ST_ROW parameter
d1: Bit 8 of UR_LST_ROW parameter
d2: Bit 8 of FDL_1ST_ROW parameter
d4-d3: Bits 17-16 of FDL_LST_WORD param.
d5: Bit 8 of VDW_1ST_ROW parameter
d6: Bit 8 of VDW_LST_ROW parameter
d7: Bit 18 of FDL_LST_WORD param (16M only).
d7-d0: Bits 7-0 of UR_1ST_ROW parameter
d7-d0: Bits 7-0 of UR_LST_ROW parameter
d7-d0: Bits 7-0 of FDL_1ST_ROW parameter
d7-d0: Bits 7-0 of FDL_LST_WORD param.
d7-d0: Bits 15-8 of FDL_LST_WORD param.
d7-d0: Bits 7-0 of VDW_1ST_ROW parameter
d7-d0: Bits 7-0 of VDW_LST_ROW parameter
19
DRM_PRM1
00H
20
21
22
23
24
25
26
DRM_PRM2
DRM_PRM3
DRM_PRM4
DRM_PRM5
DRM_PRM6
DRM_PRM7
DRM_PRM8
00H
00H
00H
00H
00H
00H
00H
Video Setup and Control Registers:
Reg.
Address
27
VIN_REG1
Reg. Name
Function
Default
Value
00H
d2-d0: VIN_MODE Digital video input format
d3: VSNC_POL Vertical-Sync. pulse polarity
d4: HSNC_POL Horizontal-Sync. pulse polarity
d5: FID_POL Field Identity signal polarity
d6: HVALID_POL Pixel Envelope polarity
d7: VCLK_POL ('1'=data valid on up-going clock)
d0: AUTO_FID Auto Field Identity generation. When set
to '1', the ZR36504 ignores the FID input from camera, and
generates an internal toggling signal of its own instead.
28
VIN_REG2
00H
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