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參數(shù)資料
| 型號： | ZL50418GKC |
| 廠商： | Zarlink Semiconductor Inc. |
| 英文描述： | Managed 16-Port 10/100 M + 2-Port 1 G Ethernet Switch |
| 中文描述： | 管理16端口10/100平方米端口1個G以太網(wǎng)交換機 |
| 文件頁數(shù)： | 133/163頁 |
| 文件大?。?/td> | 2122K |
| 代理商： | ZL50418GKC |
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ZL50418
Data Sheet
133
Zarlink Semiconductor Inc.
Notes:
# =Active low signal
Input = Input Signal
In-ST =Input signal with Schmitt-Trigger
Output = Output signal (Tri-State driver)
Out-OD = Output signal with Open-Drain driver
I/O-TS = Input & Output signal with Tri-State driver
I/O-OD = Input & Output signal with Open-Drain driver
E24
TSTOUT15
Default 1
SRAM Test Mode
0 – Enable test mode
1 – Normal operation
T26, R26
G0_TXEN,
G0_TXER
Default: PCS
Giga0
Mode: G0_TXEN G0_TXER
0 0 MII
0 1 RSVD
1 0 GMII
1 1 PCS
F26, E26
G1_TXEN,
G1_TXER
Default: PCS
Giga1
Mode: G1_TXEN G1_TXER
0 0 MII
0 1 RSVD
1 0 GMII
1 1 PCS
AE20, AJ18, AJ21,
AJ16, AJ14, AE14,
AJ12, AE11, AJ10,
AJ8, AE8, AJ6, AE5,
AJ4, AG1, AE1,
M[15:0]_TXEN
Default: RMII
0 – GPSI
1 - RMII
C21
P_D
Must be pulled-down
Reserved - Must be pulled-down
C19, B19, A19
OE_CLK[2:0]
Default: 111
Programmable delay for internal
OE_CLK from SCLK input. The
OE_CLK is used for generating the
OE0 and OE1 signals
Suggested value is 001.
C20, B20, A20
LA_CLK[2:0]
Default: 111
Programmable delay for LA_CLK
and LB_CLK from internal OE_CLK.
The LA_CLK and LB_CLK delay
from SCLK is the sum of the delay
programmed in here and the delay in
P_D[15:13].
Suggested value is 011.
Ball No(s)
Symbol
I/O
Description
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