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參數(shù)資料
型號(hào)： XRT72L52IQTR-F
廠商： Exar Corporation
文件頁(yè)數(shù)： 29/488頁(yè)
文件大?。?/td> 0K
描述： IC FRAMER DS3/E3 2CH 160QFP
產(chǎn)品變化通告： XRT72Lx Series Obsolescence 02/May/2012
標(biāo)準(zhǔn)包裝： 250
控制器類型： DS3/E3 調(diào)幀器
電源電壓： 3.3V
電流 - 電源： 100mA
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 160-BQFP
供應(yīng)商設(shè)備封裝： 160-PQFP（28x28）
包裝： 帶卷 (TR)
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XRT72L52
108
TWO CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
REV. 1.0.3
NOTE: Once the LAPD Transmitter has been commanded to start transmission, the LAPD Transmitter will repeat the
above-mentioned process once each second and will insert flag sequence octets into the outbound LAPD channel,
during the idle periods between transmissions.
Bit 2 - TxDL Busy
This Read-Only bit-field permits the user to poll or monitor the status of the LAPD Transmitter to see if it has
completed its transmission of the LAPD Message frame. The LAPD Transmitter will set this bit-field to "1",
while it is in the process of transmitting the LAPD Message frame. However, the LAPD Transmitter will clear
this bit-field to "0" once it has completed its transmission of the LAPD Message frame.
Bit 1 - TxLAPD Interrupt Enable
This Read/Write bit-field permits the user to enable or disable the LAPD Message frame Transmission
Complete interrupt.
Writing a "0" to this bit-field disables this interrupt. Writing a "1" to this bit-field enables this interrupt.
Bit 0 - TxLAPD Interrupt Status
This Reset-upon-Read bit-field permits the user to determine if the LAPD Message Frame Transmission
Complete interrupt has occurred since the last read of this register. If this bit-field contains a "1" then the LAPD
Message Frame Transmission Complete interrupt has occurred since the last read of this register. Conversely,
if this bit-field contains a "0" then it has not.
2.3.7.4
Transmit E3 Service Bits Register (ITU-T G.751)
Bit 1 - A-Bit
This Read/Write bit-field permits the user to define the value of the A-Bit within a given outbound E3 frame. If
the user has configured the source of the A-Bit to be the TxE3 Service Bits Register (by setting TxASource[1:0]
= 00, within the TxE3 Configuration Register, Address = 0x30), then the value written in this bit-field will specify
the value of the A-Bit within the outbound E3 Frame.
Bit 0 - N-Bit
This Read/Write bit-field permits the user to define the value of the N-Bit within a given outbound E3 frame. If
the user has configured the source of the N-Bit to be the TxE3 Service Bits Register (by setting TxNSource[1:0]
= 00, within the TxE3 Configuration Register, Address = 0x30), then the value written in this bit-field will specify
the value of the N-Bit within the outbound E3 Frame.
2.3.7.5
Transmit E3 FAS Mask Register - 0 (ITU-T G.751)
Bits 4 - 0, TxFAS_Error_Mask_Upper[4:0]
TXE3 SERVICE BITS REGISTER (ADDRESS = 0X35)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
Not Used
A-Bit
N-Bit
RO
R/W
0
TXE3 FAS ERROR MASK REGISTER - 0 (ADDRESS = 0X48)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
Not Used
TxFAS_Error_Mask_Upper[4:0]
RO
R/W
0
相關(guān)PDF資料
PDF描述
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