參數(shù)資料
型號： XRT72L52IQ
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PQFP160
封裝： 28 X 28 MM, PLASTIC, QFP-160
文件頁數(shù)： 9/480頁
文件大小： 2918K
代理商： XRT72L52IQ
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁當前第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁第276頁第277頁第278頁第279頁第280頁第281頁第282頁第283頁第284頁第285頁第286頁第287頁第288頁第289頁第290頁第291頁第292頁第293頁第294頁第295頁第296頁第297頁第298頁第299頁第300頁第301頁第302頁第303頁第304頁第305頁第306頁第307頁第308頁第309頁第310頁第311頁第312頁第313頁第314頁第315頁第316頁第317頁第318頁第319頁第320頁第321頁第322頁第323頁第324頁第325頁第326頁第327頁第328頁第329頁第330頁第331頁第332頁第333頁第334頁第335頁第336頁第337頁第338頁第339頁第340頁第341頁第342頁第343頁第344頁第345頁第346頁第347頁第348頁第349頁第350頁第351頁第352頁第353頁第354頁第355頁第356頁第357頁第358頁第359頁第360頁第361頁第362頁第363頁第364頁第365頁第366頁第367頁第368頁第369頁第370頁第371頁第372頁第373頁第374頁第375頁第376頁第377頁第378頁第379頁第380頁第381頁第382頁第383頁第384頁第385頁第386頁第387頁第388頁第389頁第390頁第391頁第392頁第393頁第394頁第395頁第396頁第397頁第398頁第399頁第400頁第401頁第402頁第403頁第404頁第405頁第406頁第407頁第408頁第409頁第410頁第411頁第412頁第413頁第414頁第415頁第416頁第417頁第418頁第419頁第420頁第421頁第422頁第423頁第424頁第425頁第426頁第427頁第428頁第429頁第430頁第431頁第432頁第433頁第434頁第435頁第436頁第437頁第438頁第439頁第440頁第441頁第442頁第443頁第444頁第445頁第446頁第447頁第448頁第449頁第450頁第451頁第452頁第453頁第454頁第455頁第456頁第457頁第458頁第459頁第460頁第461頁第462頁第463頁第464頁第465頁第466頁第467頁第468頁第469頁第470頁第471頁第472頁第473頁第474頁第475頁第476頁第477頁第478頁第479頁第480頁
xr
TWO CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
XRT72L52
REV. 1.0.1
VII
I/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01)............................................................................................197
PMON F
RAMING
B
IT
E
RROR
E
VENT
C
OUNT
R
EGISTER
- MSB (A
DDRESS
= 0
X
52)...................................197
PMON F
RAMING
B
IT
E
RROR
E
VENT
C
OUNT
R
EGISTER
- LSB (A
DDRESS
= 0
X
53)....................................198
R
X
DS3 C
ONFIGURATION
AND
S
TATUS
R
EGISTER
, (A
DDRESS
= 0
X
10).....................................................198
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00).......................................................................199
R
X
DS3 C
ONFIGURATION
AND
S
TATUS
R
EGISTER
, (A
DDRESS
= 0
X
10).....................................................199
R
X
DS3 C
ONFIGURATION
AND
S
TATUS
R
EGISTER
, (A
DDRESS
= 0
X
10).....................................................200
R
X
DS3 S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
11).......................................................................................201
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13).....................................................................201
R
X
DS3 S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
11)........................................................................................202
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13)......................................................................202
PMON P
ARITY
E
RROR
E
VENT
C
OUNT
R
EGISTER
- MSB (A
DDRESS
= 0
X
54)............................................203
PMON P
ARITY
E
RROR
E
VENT
C
OUNT
R
EGISTER
- LSB (A
DDRESS
= 0
X
55).............................................203
Figure 70. A Simple Illustration of the Locations of the Source, Mid-Network and Sink Terminal Equipment (for CP-Bit
Processing).................................................................................................................................................... 204
Figure 71. Illustration of the Presumed Configuration of the Mid-Network Terminal Equipment .................................. 205
4.3.3 The Receive HDLC Controller Block.................................................................................................... 205
R
X
DS3 FEAC I
NTERRUPT
E
NABLE
/S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
17)..............................................207
R
X
DS3 FEAC R
EGISTER
(A
DDRESS
= 0
X
16).........................................................................................207
R
X
DS3 FEAC I
NTERRUPT
E
NABLE
/S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
17)..............................................207
Figure 72. Flow Diagram depicting how the Receive FEAC Processor Functions....................................................... 208
Figure 73. LAPD Message Frame Format.................................................................................................................... 209
R
X
DS3 LAPD C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
18)..........................................................................210
R
X
DS3 LAPD S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
19) ............................................................................210
T
ABLE
37: T
HE
R
ELATIONSHIP
BETWEEN
R
X
LAPDT
YPE
[1:0]
AND
THE
RESULTING
LAPD M
ESSAGE
TYPE
AND
SIZE
........... 210
Figure 74. Flow Chart depicting the Functionality of the LAPD Receiver..................................................................... 212
4.3.4 The Receive Overhead Data Output Interface..................................................................................... 212
Figure 75. The Receive Overhead Output Interface block ........................................................................................... 213
T
ABLE
38: L
ISTING
AND
D
ESCRIPTION
OF
THE
P
IN
A
SSOCIATED
WITH
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
B
LOCK
214
Figure 76. The Terminal Equipment being interfaced to the Receive Overhead Data Output Interface Block (Method 1)214
T
ABLE
39: T
HE
R
ELATIONSHIP
BETWEEN
THE
N
UMBER
OF
R
ISING
C
LOCK
E
DGES
IN
R
X
OHC
LK
, (
SINCE
R
X
OHF
RAME
WAS
LAST
SAMPLED
"H
IGH
")
TO
THE
DS3 O
VERHEAD
B
IT
,
THAT
IS
BEING
OUTPUT
VIA
THE
R
X
OH
OUTPUT
PIN
................... 215
Figure 77. Illustration of the signals that are output via the Receive Overhead Output Interface (for Method 1)......... 217
T
ABLE
40: L
ISTING
AND
D
ESCRIPTION
OF
THE
P
IN
A
SSOCIATED
WITH
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
B
LOCK
(M
ETHOD
2).................................................................................................................................................... 217
Figure 78. The Terminal Equipment being interfaced to the Receive Overhead Data Output Interface (Method 2) .... 218
T
ABLE
41: T
HE
R
ELATIONSHIP
BETWEEN
THE
N
UMBER
OF
R
X
OHE
NABLE
OUTPUT
PULSES
((
SINCE
R
X
OHF
RAME
WAS
LAST
SAMPLED
"H
IGH
")
TO
THE
DS3 O
VERHEAD
B
IT
,
THAT
IS
BEING
OUTPUT
VIA
THE
R
X
OH
OUTPUT
PIN
................... 219
Figure 79. Illustration of the signals that are output via the Receive Overhead Data Output Interface block (for Method 2).
221
4.3.5 The Receive Payload Data Output Interface........................................................................................ 221
Figure 80. The Receive Payload Data Output Interface block...................................................................................... 221
T
ABLE
42: L
ISTING
AND
D
ESCRIPTION
OF
THE
PIN
ASSOCIATED
WITH
THE
R
ECEIVE
P
AYLOAD
D
ATA
O
UTPUT
I
NTERFACE
BLOCK
222
Figure 81. The XRT72L52 DS3/E3 Framer IC being interfaced to the Receive Terminal Equipment (Serial Mode Operation)
224
Figure 82. An Illustration of the behavior of the signals between the Receive Payload Data Output Interface block of the
XRT72L52 and the Terminal Equipment (Serial Mode Operation) ................................................................ 225
Figure 83. The XRT72L52 DS3/E3 Framer IC being interfaced to the Receive Section of the Terminal Equipment (Nibble-
Parallel Mode Operation)............................................................................................................................... 226
Figure 84. An Illustration of the Behavior of the signals between the Receive Payload Data Output Interface Block of the
XRT72L52 and the Terminal Equipment (Nibble-Mode Operation)............................................................... 227
4.3.6 Receive Section Interrupt Processing.................................................................................................. 227
B
LOCK
I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
04) .......................................................................228
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12)......................................................................228
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13)......................................................................229
R
X
DS3 C
ONFIGURATION
& S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
10)...........................................................229
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12)......................................................................230
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13)......................................................................230
R
X
DS3 C
ONFIGURATION
& S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
10)...........................................................230
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PDF描述
XRT72L52 Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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參數(shù)描述
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XRT72L52IQTR-F 功能描述:網絡控制器與處理器 IC RoHS:否 制造商:Micrel 產品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L53 制造商:EXAR 制造商全稱:EXAR 功能描述:THREE CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
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XRT72L53-75L03PCI 功能描述:網絡控制器與處理器 IC with T75L03. RoHS:否 制造商:Micrel 產品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
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