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參數資料
| 型號： | XRT72L52IQ |
| 廠商： | EXAR CORP |
| 元件分類： | 數字傳輸電路 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | DATACOM, FRAMER, PQFP160 |
| 封裝： | 28 X 28 MM, PLASTIC, QFP-160 |
| 文件頁數： | 15/480頁 |
| 文件大小： | 2918K |
| 代理商： | XRT72L52IQ |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁當前第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁第276頁第277頁第278頁第279頁第280頁第281頁第282頁第283頁第284頁第285頁第286頁第287頁第288頁第289頁第290頁第291頁第292頁第293頁第294頁第295頁第296頁第297頁第298頁第299頁第300頁第301頁第302頁第303頁第304頁第305頁第306頁第307頁第308頁第309頁第310頁第311頁第312頁第313頁第314頁第315頁第316頁第317頁第318頁第319頁第320頁第321頁第322頁第323頁第324頁第325頁第326頁第327頁第328頁第329頁第330頁第331頁第332頁第333頁第334頁第335頁第336頁第337頁第338頁第339頁第340頁第341頁第342頁第343頁第344頁第345頁第346頁第347頁第348頁第349頁第350頁第351頁第352頁第353頁第354頁第355頁第356頁第357頁第358頁第359頁第360頁第361頁第362頁第363頁第364頁第365頁第366頁第367頁第368頁第369頁第370頁第371頁第372頁第373頁第374頁第375頁第376頁第377頁第378頁第379頁第380頁第381頁第382頁第383頁第384頁第385頁第386頁第387頁第388頁第389頁第390頁第391頁第392頁第393頁第394頁第395頁第396頁第397頁第398頁第399頁第400頁第401頁第402頁第403頁第404頁第405頁第406頁第407頁第408頁第409頁第410頁第411頁第412頁第413頁第414頁第415頁第416頁第417頁第418頁第419頁第420頁第421頁第422頁第423頁第424頁第425頁第426頁第427頁第428頁第429頁第430頁第431頁第432頁第433頁第434頁第435頁第436頁第437頁第438頁第439頁第440頁第441頁第442頁第443頁第444頁第445頁第446頁第447頁第448頁第449頁第450頁第451頁第452頁第453頁第454頁第455頁第456頁第457頁第458頁第459頁第460頁第461頁第462頁第463頁第464頁第465頁第466頁第467頁第468頁第469頁第470頁第471頁第472頁第473頁第474頁第475頁第476頁第477頁第478頁第479頁第480頁
xr
TWO CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
XRT72L52
REV. 1.0.1
XIII
Figure 160. The Terminal Equipment being interfaced to the Transmit Overhead Data Input Interface (Method 2)..... 374
T
ABLE
72: T
HE
R
ELATIONSHIP
BETWEEN
THE
N
UMBER
OF
T
X
OHE
NABLE
PULSES
(
SINCE
THE
LAST
OCCURRENCE
OF
THE
T
X
OHF
RAME
PULSE
)
TO
THE
E3 O
VERHEAD
B
IT
,
THAT
IS
BEING
PROCESSED
BY
THE
XRT72L52...................... 374
Figure 161. Behavior of Transmit Overhead Data Input Interface signals between the XRT72L52 and the Terminal
Equipment (for Method 2).............................................................................................................................. 377
6.2.3 The Transmit E3 HDLC Controller ....................................................................................................... 377
Figure 162. LAPD Message Frame Format.................................................................................................................. 378
T
ABLE
73: T
HE
LAPD M
ESSAGE
T
YPE
AND
THE
C
ORRESPONDING
VALUE
OF
THE
F
IRST
B
YTE
,
WITHIN
THE
I
NFORMATION
P
AYLOAD
379
T
RANSMIT
E3 LAPD C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
33) .......................................................380
T
ABLE
74: R
ELATIONSHIP
BETWEEN
T
X
LAPD M
SG
L
ENGTH
AND
THE
LAPD M
ESSAGE
S
IZE
............................................. 380
T
X
E3 C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
30)..............................................................................380
T
X
E3 LAPD C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
33) ...................................................................381
T
RANSMIT
E3 LAPD C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
33) .......................................................381
T
X
E3 LAPD S
TATUS
AND
I
NTERRUPT
R
EGISTER
(A
DDRESS
= 0
X
34)........................................................382
T
X
E3 LAPD S
TATUS
AND
I
NTERRUPT
R
EGISTER
(A
DDRESS
= 0
X
34)........................................................382
Figure 163. Flow Chart depicting how to use the LAPD Transmitter (LAPD Transmitter is configured to re-transmit the LAPD
Message frame repeatedly at One-Second intervals) ................................................................................... 384
Figure 164. Flow Chart depicting how to use the LAPD Transmitter (LAPD Transmitter is configured to transmit a LAPD
Message frame only once). ........................................................................................................................... 385
B
LOCK
I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
04) .......................................................................386
6.2.4 The Transmit E3 Framer Block ............................................................................................................ 386
Figure 165. The Transmit E3 Framer Block and the associated paths to other Functional Blocks............................... 387
T
X
E3 C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
30)..............................................................................388
T
ABLE
75: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
2 (T
X
AIS E
NABLE
)
WITHIN
THE
T
X
E3 C
ONFIGURATION
R
EGISTER
,
AND
THE
RESULTING
T
RANSMIT
E3 F
RAMER
B
LOCK
'
S
A
CTION
........................................................................... 388
T
ABLE
76: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
1 (T
X
LOS)
WITHIN
THE
T
X
E3 C
ONFIGURATION
R
EGISTER
,
AND
THE
RESULTING
T
RANSMIT
E3 F
RAMER
B
LOCK
'
S
A
CTION
.................................................................................. 389
6.2.5 The Transmit E3 Line Interface Block.................................................................................................. 390
Figure 166. Interfacing the XRT72L52 Framer IC to the XRT73L00 DS3/E3/STS-1 LIU............................................. 391
Figure 167. The Transmit E3 LIU Interface block ......................................................................................................... 392
Figure 168. The Behavior of TxPOS and TxNEG signals during data transmission while the Transmit E3 LIU Interface is
operating in the Unipolar Mode ..................................................................................................................... 392
I/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01)............................................................................................393
T
ABLE
77: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENT
OF
B
IT
3 (U
NIPOLAR
/B
IPOLAR
)
WITHIN
THE
UNI I/O C
ONTROL
R
EGISTER
AND
THE
T
RANSMIT
E3 F
RAMER
L
INE
I
NTERFACE
O
UTPUT
M
ODE
...................................................................... 393
Figure 169. Illustration of AMI Line Code ..................................................................................................................... 394
Figure 170. Illustration of two examples of HDB3 Encoding......................................................................................... 394
I/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01)............................................................................................395
T
ABLE
78: T
HE
R
ELATIONSHIP
BETWEEN
B
IT
4 (AMI/HDB3*)
WITHIN
THE
I/O C
ONTROL
R
EGISTER
AND
THE
B
IPOLAR
L
INE
C
ODE
THAT
IS
OUTPUT
BY
THE
T
RANSMIT
E3 LIU I
NTERFACE
B
LOCK
.......................................................................... 395
T
ABLE
79: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
2 (T
X
L
INE
C
LK
I
NV
)
WITHIN
THE
I/O C
ONTROL
R
EGISTER
AND
THE
T
X
L
INE
C
LK
CLOCK
EDGE
THAT
T
X
POS
AND
T
X
NEG
ARE
UPDATED
ON
............................................................. 395
Figure 171. Waveform/Timing Relationship between TxLineClk, TxPOS and TxNEG - TxPOS and TxNEG are configured to
be updated on the rising edge of TxLineClk.................................................................................................. 396
Figure 172. Waveform/Timing Relationship between TxLineClk, TxPOS and TxNEG - TxPOS and TxNEG are configured to
be updated on the falling edge of TxLineClk ................................................................................................. 396
6.2.6 Transmit Section Interrupt Processing................................................................................................. 396
B
LOCK
I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
04) .......................................................................397
T
X
E3 LAPD S
TATUS
AND
I
NTERRUPT
R
EGISTER
(A
DDRESS
= 0
X
34)........................................................397
T
X
E3 LAPD S
TATUS
AND
I
NTERRUPT
R
EGISTER
(A
DDRESS
= 0
X
34)........................................................398
6.3 T
HE
R
ECEIVE
S
ECTION
OF
THE
XRT72L52 (E3 M
ODE
O
PERATION
) ................................................................. 398
Figure 173. The XRT72L52 Receive Section configured to operate in the E3 Mode................................................... 399
6.3.1 The Receive E3 LIU Interface Block .................................................................................................... 399
Figure 174. The Receive E3 LIU Interface Block.......................................................................................................... 399
Figure 175. Behavior of the RxPOS, RxNEG and RxLineClk signals during data reception of Unipolar Data............. 400
I/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01)............................................................................................400
T
ABLE
80: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
3 (U
NIPOLAR
/B
IPOLAR
)
WITHIN
THE
I/O C
ONTROL
R
EGISTER
400
Figure 176. Interfacing the XRT72L52 Framer IC to the XRT73L00 DS3/E3/STS-1 LIU............................................. 401
Figure 177. Illustration of AMI Line Code ..................................................................................................................... 402
Figure 178. Illustration of two examples of HDB3 Decoding ........................................................................................ 402
I/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01)............................................................................................403
T
ABLE
81: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
1 (R
X
L
INE
C
LK
I
NV
)
OF
THE
I/O C
ONTROL
R
EGISTER
,
AND
THE
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PDF描述 |
|---|---|
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參數描述 |
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