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參數(shù)資料
| 型號(hào)： | XRT72L52IQ |
| 廠商： | EXAR CORP |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | DATACOM, FRAMER, PQFP160 |
| 封裝： | 28 X 28 MM, PLASTIC, QFP-160 |
| 文件頁(yè)數(shù)： | 11/480頁(yè) |
| 文件大?。?/td> | 2918K |
| 代理商： | XRT72L52IQ |
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xr
TWO CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
XRT72L52
REV. 1.0.1
IX
Operation)...................................................................................................................................................... 260
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00).......................................................................260
5.2.2 The Transmit Overhead Data Input Interface....................................................................................... 260
Figure 100. The Transmit Overhead Data Input Interface block................................................................................... 261
T
ABLE
44: A L
ISTING
OF
THE
O
VERHEAD
BITS
WITHIN
THE
E3
FRAME
,
AND
THEIR
POTENTIAL
SOURCES
,
WITHIN
THE
XRT72L52 IC
261
T
ABLE
45: D
ESCRIPTION
OF
M
ETHOD
1 T
RANSMIT
O
VERHEAD
I
NPUT
I
NTERFACE
S
IGNALS
................................................ 263
Figure 101. The Terminal Equipment being interfaced to the Transmit Overhead Data Input Interface (Method 1)..... 264
T
ABLE
46: T
HE
R
ELATIONSHIP
BETWEEN
THE
N
UMBER
OF
R
ISING
C
LOCK
E
DGES
IN
T
X
OHC
LK
, (
SINCE
T
X
OHF
RAME
WAS
LAST
SAMPLED
"H
IGH
")
TO
THE
E3 O
VERHEAD
B
IT
,
THAT
IS
BEING
PROCESSED
......................................................... 265
Figure 102. Illustration of the signal that must occur between the Terminal Equipment and the XRT72L52 in order to
configure the XRT72L52 to transmit a Yellow Alarm to the remote terminal equipment ............................... 266
T
ABLE
47: D
ESCRIPTION
OF
M
ETHOD
2 T
RANSMIT
O
VERHEAD
I
NPUT
I
NTERFACE
S
IGNALS
................................................ 267
Figure 103. The Terminal Equipment being interfaced to the Transmit Overhead Data Input Interface (Method 2)..... 268
T
ABLE
48: T
HE
R
ELATIONSHIP
BETWEEN
THE
N
UMBER
OF
T
X
OHE
NABLE
PULSES
(
SINCE
THE
LAST
OCCURRENCE
OF
THE
T
X
OHF
RAME
PULSE
)
TO
THE
E3 O
VERHEAD
B
IT
,
THAT
IS
BEING
PROCESSED
BY
THE
XRT72L52...................... 269
Figure 104. Behavior of Transmit Overhead Data Input Interface signals between the XRT72L52 and the Terminal
Equipment (for Method 2).............................................................................................................................. 270
5.2.3 The Transmit E3 HDLC Controller ....................................................................................................... 270
Figure 105. LAPD Message Frame Format.................................................................................................................. 271
T
ABLE
49: T
HE
LAPD M
ESSAGE
T
YPE
AND
THE
C
ORRESPONDING
VALUE
OF
THE
F
IRST
B
YTE
,
WITHIN
THE
I
NFORMATION
P
AYLOAD
272
T
X
E3 C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
30)..............................................................................272
T
RANSMIT
E3 LAPD C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
33) .......................................................273
T
ABLE
50: R
ELATIONSHIP
BETWEEN
T
X
LAPD M
SG
L
ENGTH
AND
THE
LAPD M
ESSAGE
S
IZE
............................................. 273
T
X
E3 LAPD C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
33) ...................................................................273
T
RANSMIT
E3 LAPD C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
33) .......................................................274
T
X
E3 LAPD S
TATUS
AND
I
NTERRUPT
R
EGISTER
(A
DDRESS
= 0
X
34)........................................................274
T
X
E3 LAPD S
TATUS
AND
I
NTERRUPT
R
EGISTER
(A
DDRESS
= 0
X
34)........................................................275
Figure 106. Flow Chart Depicting how to use the LAPD Transmitter............................................................................ 276
B
LOCK
I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
04) .......................................................................277
5.2.4 The Transmit E3 Framer Block ............................................................................................................ 277
Figure 107. The Transmit E3 Framer Block and the associated paths to other Functional Blocks............................... 278
T
X
E3 C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
30)..............................................................................279
T
ABLE
51: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
2 (T
X
AIS E
NABLE
)
WITHIN
THE
T
X
E3 C
ONFIGURATION
R
EGISTER
,
AND
THE
RESULTING
T
RANSMIT
E3 F
RAMER
B
LOCK
'
S
A
CTION
........................................................................... 279
T
ABLE
52: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
1 (T
X
LOS)
WITHIN
THE
T
X
E3 C
ONFIGURATION
R
EGISTER
,
AND
THE
RESULTING
T
RANSMIT
E3 F
RAMER
B
LOCK
'
S
A
CTION
.................................................................................. 280
T
X
E3 C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
30)..............................................................................280
T
X
E3 S
ERVICE
B
ITS
R
EGISTER
(A
DDRESS
= 0
X
35)..................................................................................281
T
X
E3 C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
30)..............................................................................281
T
X
E3 C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
30)..............................................................................281
T
X
E3 FAS E
RROR
M
ASK
R
EGISTER
- 0 (A
DDRESS
= 0
X
48).....................................................................282
T
X
E3 FAS E
RROR
M
ASK
R
EGISTER
- 1 (A
DDRESS
= 0
X
49).....................................................................282
T
X
E3 BIP-4 E
RROR
M
ASK
R
EGISTER
(A
DDRESS
= 0
X
4A)........................................................................282
5.2.5 The Transmit E3 Line Interface Block.................................................................................................. 282
Figure 108. Interfacing the XRT72L52 Framer IC to the XRT73L00 DS3/E3/STS-1 LIU............................................. 283
Figure 109. The Transmit E3 LIU Interface block ......................................................................................................... 284
Figure 110. The Behavior of TxPOS and TxNEG signals during data transmission while the Transmit E3 LIU Interface is
operating in the Unipolar Mode ..................................................................................................................... 284
I/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01)............................................................................................285
T
ABLE
53: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENT
OF
B
IT
3 (U
NIPOLAR
/B
IPOLAR
)
WITHIN
THE
UNI I/O C
ONTROL
R
EGISTER
AND
THE
T
RANSMIT
E3 F
RAMER
L
INE
I
NTERFACE
O
UTPUT
M
ODE
...................................................................... 285
Figure 111. Illustration of AMI Line Code...................................................................................................................... 286
Figure 112. Illustration of two examples of HDB3 Encoding......................................................................................... 286
I/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01)............................................................................................287
T
ABLE
54: T
HE
R
ELATIONSHIP
BETWEEN
B
IT
4 (AMI/HDB3*)
WITHIN
THE
I/O C
ONTROL
R
EGISTER
AND
THE
B
IPOLAR
L
INE
C
ODE
THAT
IS
OUTPUT
BY
THE
T
RANSMIT
E3 LIU I
NTERFACE
B
LOCK
.......................................................................... 287
I/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01)............................................................................................287
T
ABLE
55: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
2 (T
X
L
INE
C
LK
I
NV
)
WITHIN
THE
I/O C
ONTROL
R
EGISTER
AND
THE
T
X
L
INE
C
LK
CLOCK
EDGE
THAT
T
X
POS
AND
T
X
NEG
ARE
UPDATED
ON
............................................................. 287
Figure 113. Waveform/Timing Relationship between TxLineClk, TxPOS and TxNEG - TxPOS and TxNEG are configured to
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XRT72L52 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| XRT72L53 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| XRT72L54 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| XRT72L56IB | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| XRT72L56 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XRT72L52IQ-F | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| XRT72L52IQTR-F | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| XRT72L53 | 制造商:EXAR 制造商全稱:EXAR 功能描述:THREE CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER |
| XRT72L53-75L03DPC | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC with T75L03D. RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| XRT72L53-75L03PCI | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC with T75L03. RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
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