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參數(shù)資料
| 型號(hào)： | XRT72L52IQ |
| 廠商： | EXAR CORP |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | DATACOM, FRAMER, PQFP160 |
| 封裝： | 28 X 28 MM, PLASTIC, QFP-160 |
| 文件頁(yè)數(shù)： | 6/480頁(yè) |
| 文件大?。?/td> | 2918K |
| 代理商： | XRT72L52IQ |
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XRT72L52
REV. 1.0.1
xr
TWO CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
IV
F
RAME
P
ARITY
E
RRORS
- O
NE
-S
ECOND
A
CCUMULATOR
R
EGISTER
- LSB (A
DDRESS
= 0
X
71)...................111
F
RAME
CP-B
IT
E
RRORS
- O
NE
-S
ECOND
A
CCUMULATOR
R
EGISTER
- MSB (A
DDRESS
= 0
X
72) .................112
F
RAME
CP-B
IT
E
RRORS
- O
NE
-S
ECOND
A
CCUMULATOR
R
EGISTER
- LSB (A
DDRESS
= 0
X
73) ..................112
L
INE
I
NTERFACE
D
RIVE
R
EGISTER
(A
DDRESS
= 0
X
80)..............................................................................112
L
INE
I
NTERFACE
S
CAN
R
EGISTER
(A
DDRESS
= 0
X
81)...............................................................................115
HDLC C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
82).......................................................................................116
2.4 T
HE
L
OSS
OF
C
LOCK
E
NABLE
F
EATURE
........................................................................................................... 117
F
RAMER
I/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01)...............................................................................117
2.5 U
SING
THE
PMON H
OLDING
R
EGISTER
............................................................................................................ 117
2.6 T
HE
I
NTERRUPT
S
TRUCTURE
WITHIN
THE
F
RAMER
M
ICROPROCESSOR
I
NTERFACE
S
ECTION
............................... 117
T
ABLE
5: L
IST
OF
ALL
OF
THE
P
OSSIBLE
C
ONDITIONS
THAT
CAN
G
ENERATE
I
NTERRUPTS
WITHIN
EACH
CHANNEL
OF
THE
XRT72L52
F
RAMER
D
EVICE
...............................................................................................................................................118
T
ABLE
6: A L
ISTING
OF
THE
XRT72L52 F
RAMER
D
EVICE
I
NTERRUPT
B
LOCK
R
EGISTERS
(
FOR
DS3 A
PPLICATIONS
)...........118
T
ABLE
7: A L
ISTING
OF
THE
XRT72L52 F
RAMER
D
EVICE
I
NTERRUPT
B
LOCK
R
EGISTERS
(
FOR
E3, ITU-T G.832 A
PPLICATIONS
)
119
T
ABLE
8: A L
ISTING
OF
THE
XRT72L52 F
RAMER
D
EVICE
I
NTERRUPT
B
LOCK
R
EGISTER
(
FOR
E3, ITU-T G.751 A
PPLICATIONS
)
119
B
LOCK
I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
05)........................................................................120
B
LOCK
I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
04)........................................................................120
T
ABLE
9: I
NTERRUPT
S
ERVICE
R
OUTINE
G
UIDE
(
FOR
DS3 A
PPLICATIONS
)........................................................................ 121
T
ABLE
10: I
NTERRUPT
S
ERVICE
R
OUTINE
G
UIDE
(
FOR
E3, ITU-T G.832 A
PPLICATIONS
)................................................... 121
T
ABLE
11: I
NTERRUPT
S
ERVICE
R
OUTINE
G
UIDE
(
FOR
E3, ITU-T G.751 A
PPLICATIONS
)................................................... 121
2.6.1 Automatic Reset of Interrupt Enable Bits.............................................................................................. 121
2.6.2 One-Second Interrupts......................................................................................................................... 122
3.0 The Line Interface and scan section ...............................................................................................123
Figure 27. XRT72L52 DS3/E3 Framer Interfaced to the XRT73L02A DS3/E3/STS-1 LIU........................................... 123
3.1 B
IT
-F
IELDS
WITHIN
THE
L
INE
I
NTERFACE
D
RIVE
R
EGISTER
................................................................................ 123
LINE INTERFACE DRIVE R
EGISTER
(A
DDRESS
= 0
X
80).......................................................................123
T
ABLE
12: T
HE
R
ELATIONSHIP
BETWEEN
THE
STATES
OF
RLOOP, LLOOP
AND
THE
RESULTING
LOOP
-
BACK
MODE
WITH
THE
XRT73L02A................................................................................................................................................... 125
3.2 B
IT
-F
IELDS
WITHIN
THE
L
INE
I
NTERFACE
S
CAN
R
EGISTER
................................................................................. 126
LINE INTERFACE
S
CAN R
EGISTER
(A
DDRESS
= 0
X
81).........................................................................126
4.0 DS3 Operation of the XRT72L52 ......................................................................................................128
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) .......................................................................128
4.1 D
ESCRIPTION
OF
THE
DS3 F
RAMES
AND
A
SSOCIATED
O
VERHEAD
B
ITS
............................................................. 128
Figure 28. DS3 Frame Format for C-bit Parity.............................................................................................................. 128
Figure 29. DS3 Frame Format for M13......................................................................................................................... 129
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) .......................................................................129
T
ABLE
13: B
IT
2
SETTING
WITHIN
THE
F
RAMER
O
PERATING
M
ODE
R
EGISTER
AND
THE
RESULTING
DS3 F
RAMING
F
ORMAT
129
T
ABLE
14: C-
BIT
F
UNCTIONS
FOR
THE
C-
BIT
P
ARITY
DS3 F
RAME
F
ORMAT
....................................................................... 130
4.1.1 Frame Synchronization Bits (Applies to both M13 and C-bit Parity Framing Formats)........................ 130
4.1.2 Performance Monitoring/Error Detection Bits (Parity) .......................................................................... 130
4.1.3 Alarm and Signaling-Related Overhead Bits........................................................................................ 131
4.1.4 The Data Link Related Overhead Bits.................................................................................................. 132
4.2 T
HE
T
RANSMIT
S
ECTION
OF
THE
XRT72L52 (DS3 M
ODE
O
PERATION
) ............................................................. 132
Figure 30. The XRT72L52 Transmit Section configured to operate in the DS3 Mode.................................................. 133
4.2.1 The Transmit Payload Data Input Interface Block................................................................................ 134
Figure 31. The Transmit Payload Data Input Interface Block ....................................................................................... 134
T
ABLE
15: D
ESCRIPTIONS
FOR
THE
PINS
ASSOCIATED
WITH
THE
T
RANSMIT
P
AYLOAD
D
ATA
I
NPUT
I
NTERFACE
.................... 134
Figure 32. The Terminal Equipment being interfaced to the Transmit Payload Data Input Interface block for Mode 1(Serial/
Loop-Timed) Operation.................................................................................................................................. 136
Figure 33. Behavior of the Terminal Interface signals between the Transmit Payload Data Input Interface block of the
XRT72L52 and the Terminal Equipment (Mode 1 Operation)........................................................................ 137
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) .......................................................................138
Figure 34. The Terminal Equipment being interfaced to the Transmit Payload Data Input Interface block for Mode 2 (Serial/
Local-Timed/Frame-Slave) Operation ........................................................................................................... 139
Figure 35. Behavior of the Terminal Interface signals between the XRT72L52 and the Terminal Equipment (Mode 2
Operation)...................................................................................................................................................... 140
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) .......................................................................140
Figure 36. The Terminal Equipment being interfaced to the Transmit Payload Data Input Interface block for Mode 3 (Serial/
Local-Timed/Frame-Master) Operation ......................................................................................................... 141
Figure 37. Behavior of the Terminal Interface signals between the XRT72L52 and the Terminal Equipment (DS3 Mode 3
相關(guān)PDF資料 |
PDF描述 |
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| XRT72L54 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
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| XRT72L56 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| XRT72L52IQTR-F | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| XRT72L53 | 制造商:EXAR 制造商全稱:EXAR 功能描述:THREE CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER |
| XRT72L53-75L03DPC | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC with T75L03D. RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| XRT72L53-75L03PCI | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC with T75L03. RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
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