參數(shù)資料
型號： XRT72L52IQ
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PQFP160
封裝： 28 X 28 MM, PLASTIC, QFP-160
文件頁數(shù)： 10/480頁
文件大小： 2918K
代理商： XRT72L52IQ
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁當前第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁第276頁第277頁第278頁第279頁第280頁第281頁第282頁第283頁第284頁第285頁第286頁第287頁第288頁第289頁第290頁第291頁第292頁第293頁第294頁第295頁第296頁第297頁第298頁第299頁第300頁第301頁第302頁第303頁第304頁第305頁第306頁第307頁第308頁第309頁第310頁第311頁第312頁第313頁第314頁第315頁第316頁第317頁第318頁第319頁第320頁第321頁第322頁第323頁第324頁第325頁第326頁第327頁第328頁第329頁第330頁第331頁第332頁第333頁第334頁第335頁第336頁第337頁第338頁第339頁第340頁第341頁第342頁第343頁第344頁第345頁第346頁第347頁第348頁第349頁第350頁第351頁第352頁第353頁第354頁第355頁第356頁第357頁第358頁第359頁第360頁第361頁第362頁第363頁第364頁第365頁第366頁第367頁第368頁第369頁第370頁第371頁第372頁第373頁第374頁第375頁第376頁第377頁第378頁第379頁第380頁第381頁第382頁第383頁第384頁第385頁第386頁第387頁第388頁第389頁第390頁第391頁第392頁第393頁第394頁第395頁第396頁第397頁第398頁第399頁第400頁第401頁第402頁第403頁第404頁第405頁第406頁第407頁第408頁第409頁第410頁第411頁第412頁第413頁第414頁第415頁第416頁第417頁第418頁第419頁第420頁第421頁第422頁第423頁第424頁第425頁第426頁第427頁第428頁第429頁第430頁第431頁第432頁第433頁第434頁第435頁第436頁第437頁第438頁第439頁第440頁第441頁第442頁第443頁第444頁第445頁第446頁第447頁第448頁第449頁第450頁第451頁第452頁第453頁第454頁第455頁第456頁第457頁第458頁第459頁第460頁第461頁第462頁第463頁第464頁第465頁第466頁第467頁第468頁第469頁第470頁第471頁第472頁第473頁第474頁第475頁第476頁第477頁第478頁第479頁第480頁
XRT72L52
REV. 1.0.1
xr
TWO CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
VIII
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12).......................................................................231
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13).......................................................................231
R
X
DS3 C
ONFIGURATION
& S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
10)...........................................................232
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12).......................................................................232
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13).......................................................................233
R
X
DS3 C
ONFIGURATION
& S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
10)...........................................................233
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12).......................................................................234
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13).......................................................................234
R
X
DS3 S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
11)........................................................................................234
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12).......................................................................235
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13).......................................................................235
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12).......................................................................236
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13).......................................................................236
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12).......................................................................237
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13).......................................................................237
R
X
DS3 FEAC I
NTERRUPT
E
NABLE
/S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
17)...............................................238
R
X
DS3 FEAC I
NTERRUPT
E
NABLE
/S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
17)...............................................238
R
X
DS3 FEAC I
NTERRUPT
E
NABLE
/S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
17)...............................................239
R
X
DS3 FEAC I
NTERRUPT
E
NABLE
/S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
17)...............................................239
R
X
DS3 LAPD C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
18)...........................................................................240
R
X
DS3 LAPD C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
18)...........................................................................240
5.0 E3/ITU-T G.751 Operation of the XRT72L52 ....................................................................................241
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) .......................................................................241
5.1 D
ESCRIPTION
OF
THE
E3, ITU-T G.751 F
RAMES
AND
A
SSOCIATED
O
VERHEAD
B
ITS
......................................... 241
Figure 85. Illustration of the E3, ITU-T G.751 Framing Format..................................................................................... 241
5.1.1 Definition of the Overhead Bits............................................................................................................. 241
5.2 T
HE
T
RANSMIT
S
ECTION
OF
THE
XRT72L52 (E3, ITU-T G.751 M
ODE
O
PERATION
) .......................................... 242
Figure 86. The XRT72L52 Transmit Section configured to operate in the E3 Mode .................................................... 243
5.2.1 The Transmit Payload Data Input Interface Block................................................................................ 243
Figure 87. The Transmit Payload Data Input Interface Block ....................................................................................... 243
T
ABLE
43: L
ISTING
AND
D
ESCRIPTION
OF
THE
PINS
ASSOCIATED
WITH
THE
T
RANSMIT
P
AYLOAD
D
ATA
I
NPUT
I
NTERFACE
.... 244
Figure 88. The Terminal Equipment being interfaced to the Transmit Payload Data Input Interface block for Mode 1 (Serial/
Loop-Timed) Operation.................................................................................................................................. 246
T
X
E3 C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
30) ..............................................................................247
Figure 89. Behavior of the Terminal Interface signals between the XRT72L52 Transmit Payload Data Input Interface block
and the Terminal Equipment (for Mode 1 Operation) .................................................................................... 248
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) .......................................................................248
Figure 90. The Terminal Equipment being interfaced to the Transmit Payload Data Input Interface block for Mode 2 (Serial/
Local-Timed/Frame-Slave) Operation ........................................................................................................... 249
Figure 91. Behavior of the Terminal Interface signals between the XRT72L52 and the Terminal Equipment (Mode 2
Operation)...................................................................................................................................................... 250
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) .......................................................................251
Figure 92. The Terminal Equipment being interfaced to the Transmit Payload Data Input Interface block for Mode 3 (Serial/
Local-Timed/Frame-Master) Operation ......................................................................................................... 252
Figure 93. Behavior of the Terminal Interface signals between the XRT72L52 and the Terminal Equipment (E3 Mode 3
Operation)...................................................................................................................................................... 253
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) .......................................................................253
Figure 94. The Terminal Equipment being interfaced to the Transmit Payload Data Input Interface block for Mode 4 (Nibble-
Parallel/Loop-Timed) Operation..................................................................................................................... 254
Figure 95. Behavior of the Terminal Interface signals between the XRT72L52 and the Terminal Equipment (Mode 4
Operation)...................................................................................................................................................... 255
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) .......................................................................255
Figure 96. The Terminal Equipment being interfaced to the Transmit Payload Data Input Interface block for Mode 5 (Nibble-
Parallel/Local-Timed/Frame-Slave) Operation .............................................................................................. 257
Figure 97. Behavior of the Terminal Interface signals between the XRT72L52 and the Terminal Equipment (E3, Mode 5
Operation)...................................................................................................................................................... 258
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) .......................................................................258
Figure 98. The Terminal Equipment being interfaced to the Transmit Payload Data Input Interface block for Mode 6 (Nibble-
Parallel/Local-Timed/Frame-Master) Operation ............................................................................................ 259
Figure 99. Behavior of the Terminal Interface signals between the XRT72L52 and the Terminal Equipment (E3 Mode 6
相關(guān)PDF資料
PDF描述
XRT72L52 Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
XRT72L53 Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
XRT72L54 Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
XRT72L56IB Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
XRT72L56 Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
XRT72L52IQ-F 功能描述:網(wǎng)絡控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L52IQTR-F 功能描述:網(wǎng)絡控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L53 制造商:EXAR 制造商全稱:EXAR 功能描述:THREE CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
XRT72L53-75L03DPC 功能描述:網(wǎng)絡控制器與處理器 IC with T75L03D. RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L53-75L03PCI 功能描述:網(wǎng)絡控制器與處理器 IC with T75L03. RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
發(fā)布緊急采購，3分鐘左右您將得到回復。

采購需求

(若只采購一條型號，填寫一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進入我的后臺，查看報價

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進入我的后臺，查看報價

*型號 *數(shù)量 廠商 批號 封裝
添加更多采購

我的聯(lián)系方式

*
*
*