參數(shù)資料
型號： XRT7250
廠商： Exar Corporation
元件分類： 通信及網(wǎng)絡(luò)
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
文件頁數(shù)： 428/463頁
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代理商： XRT7250
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XRT7250
DS3/E3 FRAMER IC
á
REV. 1.1.1
48
A.1
Assert the ALE_AS (AS*) input pin by toggling
it "Low". This step enables the Address Bus
input drivers (within the XRT7250 DS3/E3
Framer) within the Framer Microprocessor
Interface Block.
A.2
Place the address of the initial target register or
buffer location (within the Framer), on the
Address Bus input pins, A[8:0].
A.3
At the same time, the Address-Decoding cir-
cuitry (within the user's system) should assert
the CS (Chip Select) input pins of the Framer
by toggling it "Low". This action enables further
communication between the C/P and the
Framer Microprocessor Interface block.
A.4
After allowing the data on the Address Bus pins
to settle (by waiting the appropriate Address
Setup time), the C/P should toggle the
ALE_AS input pin "High". This step causes the
Framer device to latch the contents of the
Address Bus into its internal circuitry. At this
point, the initial address of the burst access has
now been selected.
A.5
Further, the C/P should indicate that this
cycle is a Read cycle by setting the WR_RW
(R/W*) input pin "High".
A.6
Next the C/P should initiate the current bus
cycle by toggling the RD_DS (Data Strobe)
input pin "Low". This step will enable the bi-
directional data bus output drivers, within the
XRT7250 DS3/E3 Framer device. At this point,
the bi-directional data bus output drivers will
proceed to driver the contents of the Address
register onto the bi-directional data bus.
A.7
After some settling time, the data on the bi-
directional data bus will stabilize and can be
read by the C/P. The XRT7250 DS3/E3
Framer will indicate that this data can be read
by asserting the RDY_DTCK (DTACK) signal.
A.8
After the C/P detects the RDY_DTCK signal
(from the XRT7250 DS3/E3 Framer) it will ter-
minate the Read Cycle by toggling the RD_DS
(Data Strobe) input pin "High".
Figure 33 presents an illustration of the behavior of
the Microprocessor Interface Signals during the initial
Read Operation, within a Burst I/O Cycle, for a Motor-
ola-type C/P.
At the completion of this initial read cycle, the C/P
has read in the contents of the first register or buffer
location (within the XRT7250 DS3/E3 Framer) for this
particular burst access operation. In order to illus-
trate how this burst I/O cycle works, the byte (or word)
of data, that is being read in Figure 33 has been la-
beled Valid Data at Offset = 0x00. This indicates that
the C/P is reading the very first register (or buffer
location) in this burst access.
2.2.2.2.2.1.2
The Subsequent Read Operations
The procedure that the C/P must use to perform
the remaining read cycles, within this Burst Access
operation, is presented below.
B.0
Execute each subsequent Read Cycle, as
described in steps B.1 through B.3, below.
B.1
Without toggling the ALE_AS input pin (e.g.,
keeping it "High"), toggle the RD_DS (Data
Strobe) input pin "Low". This step accom-
plishes the following.
FIGURE 33. BEHAVIOR OF THE MICROPROCESSOR INTERFACE SIGNALS, DURING THE INITIAL READ OPERATION OF A
BURST CYCLE (MOTOROLA TYPE PROCESSOR)
ALE_AS
RD_DS
A[8:0]
CS
D[15:0]
Rdy_Dtck
Not Valid
Valid Data at Offset = 0x00
Address of “Initial” Target Register (Offset = 0x00)
WR_RW
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PDF描述
XRT75VL00DIV E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT75VL00D E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT83SL34IV QUAD T1/E1/J1 SH TRANSCEIVER WITH CLOCK RECOVERY AND JITTER ATTENUATOR
XRT83SL34 QUAD T1/E1/J1 SH TRANSCEIVER WITH CLOCK RECOVERY AND JITTER ATTENUATOR
XS2F-A422-90-A 4 CONTACT(S), POLYBUTYLENE TEREPHTHALATE, FEMALE, CIRCULAR CONNECTOR, CLAMP, SOCKET
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參數(shù)描述
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XRT7288 制造商:EXAR 制造商全稱:EXAR 功能描述:CEPT1 Line Interface
XR-T7288 制造商:EXAR 制造商全稱:EXAR 功能描述:CEPT1 Line Interface
XRT7288IP 制造商:Exar Corporation 功能描述: 制造商:Exar Corporation 功能描述:DATACOM, PCM TRANSCEIVER, PDIP28
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