參數(shù)資料
型號： XC3S500E-4FG320I
廠商： Xilinx Inc
文件頁數(shù)： 32/227頁
文件大?。?/td> 0K
描述： IC FPGA SPARTAN 3E 320FBGA
標(biāo)準(zhǔn)包裝： 84
系列： Spartan®-3E
LAB/CLB數(shù)： 1164
邏輯元件/單元數(shù)： 10476
RAM 位總計： 368640
輸入/輸出數(shù)： 232
門數(shù)： 500000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 320-BGA
供應(yīng)商設(shè)備封裝： 320-FBGA（19x19）
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Spartan-3E FPGA Family: DC and Switching Characteristics
DS312 (v4.1) July 19, 2013
Product Specification
127
Table 88: Setup and Hold Times for the IOB Input Path
Symbol
Description
Conditions
IFD_
DELAY_
VALUE=
Device
Speed Grade
Units
-5
-4
Min
Setup Times
TIOPICK
Time from the setup of data at
the Input pin to the active
transition at the ICLK input of the
Input Flip-Flop (IFF). No Input
Delay is programmed.
LVCMOS25(2),
IFD_DELAY_VALUE = 0
0
All
1.84
2.12
ns
TIOPICKD
Time from the setup of data at
the Input pin to the active
transition at the IFF’s ICLK input.
The Input Delay is programmed.
LVCMOS25(2),
IFD_DELAY_VALUE =
default software setting
2
XC3S100E
6.12
7.01
ns
3
All Others
6.76
7.72
Hold Times
TIOICKP
Time from the active transition at
the IFF’s ICLK input to the point
where data must be held at the
Input pin. No Input Delay is
programmed.
LVCMOS25(3),
IFD_DELAY_VALUE = 0
0
All
–0.76
ns
TIOICKPD
Time from the active transition at
the IFF’s ICLK input to the point
where data must be held at the
Input pin. The Input Delay is
programmed.
LVCMOS25(3),
IFD_DELAY_VALUE =
default software setting
2
XC3S100E
–3.93
ns
3
All Others
–3.50
Set/Reset Pulse Width
TRPW_IOB
Minimum pulse width to SR
control input on IOB
All
1.57
1.80
ns
Notes:
1.
The numbers in this table are tested using the methodology presented in Table 95 and are based on the operating conditions set forth in
2.
This setup time requires adjustment whenever a signal standard other than LVCMOS25 is assigned to the data Input. If this is true, add the
appropriate Input adjustment from Table 91.
3.
These hold times require adjustment whenever a signal standard other than LVCMOS25 is assigned to the data Input. If this is true, subtract
the appropriate Input adjustment from Table 91. When the hold time is negative, it is possible to change the data before the clock’s active
edge.
Table 89: Sample Window (Source Synchronous)
Symbol
Description
Max
Units
TSAMP
Setup and hold capture window of an
IOB input flip-flop
The input capture sample window value is highly specific to a particular
application, device, package, I/O standard, I/O placement, DCM usage,
and clock buffer. Please consult the appropriate Xilinx application note
for application-specific values.
XAPP485: 1:7 Deserialization in Spartan-3E FPGAs at Speeds Up to
666 Mbps
ps
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