參數(shù)資料
型號： XC3S500E-4FG320I
廠商： Xilinx Inc
文件頁數(shù)： 204/227頁
文件大?。?/td> 0K
描述： IC FPGA SPARTAN 3E 320FBGA
標(biāo)準(zhǔn)包裝： 84
系列： Spartan®-3E
LAB/CLB數(shù)： 1164
邏輯元件/單元數(shù)： 10476
RAM 位總計： 368640
輸入/輸出數(shù)： 232
門數(shù)： 500000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 320-BGA
供應(yīng)商設(shè)備封裝： 320-FBGA（19x19）
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Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
78
Table 54 shows the connections between the SPI Flash
PROM and the FPGA’s SPI configuration interface. Each
SPI Flash PROM vendor uses slightly different signal
naming. The SPI Flash PROM’s write protect and hold
controls are not used by the FPGA during configuration.
However, the HOLD pin must be High during the
configuration process. The PROM’s write protect input must
be High in order to write or program the Flash memory.
The mode select pins, M[2:0], and the variant select pins,
VS[2:0] are sampled when the FPGA’s INIT_B output goes
High and must be at defined logic levels during this time.
After configuration, when the FPGA’s DONE output goes
High, these pins are all available as full-featured user-I/O
pins.
Similarly, the FPGA’s HSWAP pin must be Low to
enable pull-up resistors on all user-I/O pins or High to
disable the pull-up resistors. The HSWAP control must
remain at a constant logic level throughout FPGA
configuration. After configuration, when the FPGA’s DONE
output goes High, the HSWAP pin is available as
full-featured user-I/O pin and is powered by the VCCO_0
supply.
In a single-FPGA application, the FPGA’s DOUT pin is not
used but is actively driving during the configuration process.
W
Table 54: Example SPI Flash PROM Connections and Pin Naming
SPI Flash Pin
FPGA Connection
STMicro
NexFlash
Silicon
Storage
Technology
Atmel
DataFlash
DATA_IN
MOSI
D
DI
SI
DATA_OUT
DIN
Q
DO
SO
SELECT
CSO_B
S
CS
CE#
CS
CLOCK
CCLK
C
CLK
SCK
WR_PROTECT
Not required for FPGA configuration. Must be High
to program SPI Flash. Optional connection to
FPGA user I/O after configuration.
W
WP
WP#
WP
HOLD
(see Figure 53)
Not required for FPGA configuration but must be
High during configuration. Optional connection to
FPGA user I/O after configuration. Not applicable
to Atmel DataFlash.
HOLD
HOLD#
N/A
RESET
(see Figure 54)
Only applicable to Atmel DataFlash. Not required
for FPGA configuration but must be High during
configuration. Optional connection to FPGA user
I/O after configuration. Do not connect to FPGA’s
PROG_B as this will prevent direct programming of
the DataFlash.
N/A
RESET
RDY/BUSY
(see Figure 54)
Only applicable to Atmel DataFlash and only
available on certain packages. Not required for
FPGA configuration. Output from DataFlash
PROM. Optional connection to FPGA user I/O after
configuration.
N/A
RDY/BUSY
W
P
Table 55: Serial Peripheral Interface (SPI) Connections
Pin Name
FPGA
Direction
Description
During Configuration
After Configuration
HSWAP
Input
User I/O Pull-Up Control. When Low
during configuration, enables pull-up
resistors in all I/O pins to respective I/O
bank VCCO input.
0: Pull-ups during configuration
1: No pull-ups
Drive at valid logic level
throughout configuration.
User I/O
M[2:0]
Input
Mode Select. Selects the FPGA
configuration mode. See Design
M2 =0, M1 =0, M0 =1.
Sampled when INIT_B goes
High.
User I/O
P
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