參數(shù)資料
型號(hào)： XC3S500E-4FG320I
廠商： Xilinx Inc
文件頁數(shù)： 198/227頁
文件大?。?/td> 0K
描述： IC FPGA SPARTAN 3E 320FBGA
標(biāo)準(zhǔn)包裝： 84
系列： Spartan®-3E
LAB/CLB數(shù)： 1164
邏輯元件/單元數(shù)： 10476
RAM 位總計(jì)： 368640
輸入/輸出數(shù)： 232
門數(shù)： 500000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 320-BGA
供應(yīng)商設(shè)備封裝： 320-FBGA（19x19）
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Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
72
Similarly, the FPGA’s HSWAP pin must be Low to
enable pull-up resistors on all user-I/O pins during
configuration or High to disable the pull-up resistors. The
HSWAP control must remain at a constant logic level
throughout FPGA configuration. After configuration, when
the FPGA’s DONE output goes High, the HSWAP pin is
available as full-featured user-I/O pin and is powered by the
VCCO_0 supply.
The FPGA's DOUT pin is used in daisy-chain applications,
described later. In a single-FPGA application, the FPGA’s
DOUT pin is not used but is actively driving during the
configuration process.
P
Table 50: Serial Master Mode Connections
Pin Name
FPGA
Direction
Description
During Configuration
After Configuration
HSWAP
Input
User I/O Pull-Up Control. When Low during
configuration, enables pull-up resistors in all
I/O pins to respective I/O bank VCCO input.
0: Pull-ups during configuration
1: No pull-ups
Drive at valid logic level
throughout configuration.
User I/O
M[2:0]
Input
Mode Select. Selects the FPGA configuration
M2 = 0, M1 = 0, M0 = 0. Sampled
when INIT_B goes High.
User I/O
DIN
Input
Serial Data Input.
Receives serial data from PROM’s
D0 output.
User I/O
CCLK
Output
Configuration Clock. Generated by FPGA
internal oscillator. Frequency controlled by
ConfigRate bitstream generator option. If
CCLK PCB trace is long or has multiple
connections, terminate this output to maintain
signal integrity. See CCLK Design
Drives PROM’s CLK clock input.
User I/O
DOUT
Output
Serial Data Output.
Actively drives. Not used in
single-FPGA designs. In a
daisy-chain configuration, this pin
connects to DIN input of the next
FPGA in the chain.
User I/O
INIT_B
Open-drain
bidirectional
I/O
Initialization Indicator. Active Low. Goes
Low at start of configuration during
Initialization memory clearing process.
Released at end of memory clearing, when
mode select pins are sampled. Requires
external 4.7 k
Ω pull-up resistor to VCCO_2.
Connects to PROM’s OE/RESET
input. FPGA clears PROM’s
address counter at start of
configuration, enables outputs
during configuration. PROM also
holds FPGA in Initialization state
until PROM reaches Power-On
Reset (POR) state. If CRC error
detected during configuration,
FPGA drives INIT_B Low.
User I/O. If unused in
the application, drive
INIT_B High.
DONE
Open-drain
bidirectional
I/O
FPGA Configuration Done. Low during
configuration. Goes High when FPGA
successfully completes configuration.
Requires external 330
Ω pull-up resistor to
2.5V.
Connects to PROM’s chip-enable
(CE) input. Enables PROM during
configuration. Disables PROM
after configuration.
Pulled High via external
pull-up. When High,
indicates that the FPGA
successfully
configured.
PROG_B
Input
Program FPGA. Active Low. When asserted
Low for 500 ns or longer, forces the FPGA to
restart its configuration process by clearing
configuration memory and resetting the
DONE and INIT_B pins once PROG_B
returns High. Recommend external 4.7 k
Ω
pull-up resistor to 2.5V. Internal pull-up value
may be weaker (see Table 78). If driving
externally with a 3.3V output, use an
open-drain or open-collector driver or use a
current limiting series resistor.
Must be High during configuration
to allow configuration to start.
Connects to PROM’s CF pin,
allowing JTAG PROM
programming algorithm to
reprogram the FPGA.
Drive PROG_B Low
and release to
reprogram FPGA.
P
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