參數(shù)資料
型號(hào)： XC3S500E-4FG320I
廠商： Xilinx Inc
文件頁數(shù)： 212/227頁
文件大?。?/td> 0K
描述： IC FPGA SPARTAN 3E 320FBGA
標(biāo)準(zhǔn)包裝： 84
系列： Spartan®-3E
LAB/CLB數(shù)： 1164
邏輯元件/單元數(shù)： 10476
RAM 位總計(jì)： 368640
輸入/輸出數(shù)： 232
門數(shù)： 500000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 320-BGA
供應(yīng)商設(shè)備封裝： 320-FBGA（19x19）
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Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
85
During configuration, the value of the M0 mode pin
determines how the FPGA generates addresses, as shown
Table 58. When M0 = 0, the FPGA generates addresses
starting at 0 and increments the address on every falling
CCLK edge. Conversely, when M0 = 1, the FPGA
generates addresses starting at 0xFF_FFFF (all ones) and
decrements the address on every falling CCLK edge.
X-Ref Target - Figure 58
Figure 58: Byte-wide Peripheral Interface (BPI) Mode Configured from Parallel NOR Flash PROMs
TDI
TDO
TMS
TCK
VCCINT
VCCAUX
+2.5V
HDC
CCLK
CSO_B
VCCO_1
INIT_B
CSI_B
D[7:0]
LDC1
LDC0
‘0’
A[16:0]
PROG_B
DONE
GND
VCCO_2
+1.2V
DQ[7:0]
A[n:0]
CE#
WE#
VCCO
OE#
BYTE#
DQ[15:7]
GND
M2
M1
‘0’
‘1’
M0
HSWAP
VCCO_0
A
A[23:17]
P
LDC2
VCCO_0
V
BPI Mode
+2.5V
JTAG
x8 or
x8/x16
Flash
PROM
PROG_B
Recommend
open-drain
driver
TDI
TMS
TCK
TDO
RDWR_B
‘0’
Spartan-3E
FPGA
BUSY
I
Not available
in VQ100
package
V
4.
7
k
+2.5V
4.
7
k
3
0
DS312-2_49_082009
D
Table 58: BPI Addressing Control
M2
M1
M0
Start Address
Addressing
0
1
0
Incrementing
1
0xFF_FFFF
Decrementing
A
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XC3S500E-4FT256I4003 制造商:Xilinx 功能描述:
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