參數(shù)資料
型號(hào)： XC3S1200E-4FGG400I
廠商： Xilinx Inc
文件頁(yè)數(shù)： 43/227頁(yè)
文件大?。?/td> 0K
描述： IC FPGA SPARTAN-3E 1200K 400FBGA
標(biāo)準(zhǔn)包裝： 60
系列： Spartan®-3E
LAB/CLB數(shù)： 2168
邏輯元件/單元數(shù)： 19512
RAM 位總計(jì)： 516096
輸入/輸出數(shù)： 304
門數(shù)： 1200000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 400-BGA
供應(yīng)商設(shè)備封裝： 400-FBGA（21x21）
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Spartan-3E FPGA Family: DC and Switching Characteristics
DS312 (v4.1) July 19, 2013
Product Specification
137
Clock Buffer/Multiplexer Switching Characteristics
Table 99: CLB Distributed RAM Switching Characteristics
Symbol
Description
-5
-4
Units
Min
Max
Min
Max
Clock-to-Output Times
TSHCKO
Time from the active edge at the CLK input to data appearing on
the distributed RAM output
-2.05
-2.35
ns
Setup Times
TDS
Setup time of data at the BX or BY input before the active
transition at the CLK input of the distributed RAM
0.40
-0.46
-ns
TAS
Setup time of the F/G address inputs before the active transition
at the CLK input of the distributed RAM
0.46
-0.52
-ns
TWS
Setup time of the write enable input before the active transition at
the CLK input of the distributed RAM
0.34
-0.40
-ns
Hold Times
TDH
Hold time of the BX, BY data inputs after the active transition at
the CLK input of the distributed RAM
0.13
-0.15
-ns
TAH, TWH
Hold time of the F/G address inputs or the write enable input after
the active transition at the CLK input of the distributed RAM
0
-0
-ns
Clock Pulse Width
TWPH, TWPL
Minimum High or Low pulse width at CLK input
0.88
-1.01
-ns
Table 100: CLB Shift Register Switching Characteristics
Symbol
Description
-5
-4
Units
Min
Max
Min
Max
Clock-to-Output Times
TREG
Time from the active edge at the CLK input to data appearing on
the shift register output
-3.62
-4.16
ns
Setup Times
TSRLDS
Setup time of data at the BX or BY input before the active
transition at the CLK input of the shift register
0.41
-0.46
-ns
Hold Times
TSRLDH
Hold time of the BX or BY data input after the active transition at
the CLK input of the shift register
0.14
-0.16
-ns
Clock Pulse Width
TWPH, TWPL
Minimum High or Low pulse width at CLK input
0.88
-1.01
-ns
Table 101: Clock Distribution Switching Characteristics
Description
Symbol
Maximum
Units
Speed Grade
-5
-4
Global clock buffer (BUFG, BUFGMUX, BUFGCE) I input to O-output delay
TGIO
1.46
ns
Global clock multiplexer (BUFGMUX) select S-input setup to I0 and I1 inputs. Same
as BUFGCE enable CE-input
TGSI
0.55
0.63
ns
Frequency of signals distributed on global buffers (all sides)
FBUFG
333
311
MHz
相關(guān)PDF資料
PDF描述
GSC43DTEI CONN EDGECARD 86POS .100 EYELET
XC6SLX25T-N3FGG484I IC FPGA SPARTAN-6 484FBGA
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XC3S1000-5FGG456C SPARTAN-3A FPGA 1M 456-FBGA
GEC50DTEI CONN EDGECARD 100POS .100 EYELET
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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XC3S1200E-4FGG484I 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family
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